在Vivado的界面中，有個RTL ANALYSIS->Open Elaborated Design的選項，可能很多工程師都沒有使用過。因為大家基本都是從Run Synthesis開始的。

elaborate可以翻譯為“詳盡解析”，就是將RTL源代碼翻譯轉換成對應的電路。

有同學會問，這不是Synthesis做的工作嗎？

我們可以來比較一下Elaborate和Synthesis后的Schematic就很直觀了：

Elaborated Design：

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Synthesisd Design：

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可以看出，Elaborated Design里面的電路是單純的對RTL源代碼的解析，到了Synthesisd Design，則可以看到Xilinx的具體的庫單元，比如LUT3、FDRE等，都是在Xilinx FPGA中真實存在的。

其實在綜合的log文件，看到Elaborate的存在，綜合的第一步就是先進行Elaborate：

審核編輯：湯梓紅