經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。

馬上HDLBits-SystemVerilog版本也開始準(zhǔn)備了，基本這一部分完成后就開始更新~

循環(huán)語句允許多次執(zhí)行編程語句或begin-end語句組。SystemVerilog中的循環(huán)語句有：for、repeat、while、do..while、foreach和forever。其中，所有綜合編譯器只支持for和repeat循環(huán)。其他類型的循環(huán)可能由一些綜合編譯器支持，但這些限制限制了這些循環(huán)的用途。本系列重點(diǎn)介紹所有綜合編譯器都支持的for和repeat循環(huán)。

for循環(huán)語句

for循環(huán)的一般語法是：

循環(huán)開始時(shí)，initial_assignment只執(zhí)行一次。

end_expression在循環(huán)第一次通過之前進(jìn)行計(jì)算。如果表達(dá)式為true，則執(zhí)行語句或語句組。如果表達(dá)式為false，則循環(huán)退出。

在每次循環(huán)結(jié)束時(shí)執(zhí)行step_assignment。再次計(jì)算end_expression。如果為真，則循環(huán)重復(fù)，否則退出循環(huán)。

下面的代碼片段演示了使用for循環(huán)的一個簡單示例，該示例使用b_bus中的反向位位置對a_bus的每個位進(jìn)行異或。對于4位總線，a_bus[0]與b_bus[3]進(jìn)行異或，a_bus[1]與b_bus[2]進(jìn)行異或，以此類推。

綜合編譯器“展開”循環(huán)體來實(shí)現(xiàn)循環(huán)，這意味著循環(huán)中的語句或begin…end語句組被復(fù)制到循環(huán)迭代的次數(shù)。在上面的代碼片段中，賦值語句被復(fù)制了四次，因?yàn)檠h(huán)從0迭代到3。綜合時(shí)展開循環(huán)后看到的代碼是：

循環(huán)將執(zhí)行的迭代次數(shù)必須是固定的次數(shù)，以便綜合器進(jìn)行循環(huán)展開。迭代次數(shù)固定的循環(huán)稱為靜態(tài)循環(huán)。

循環(huán)的優(yōu)勢在迭代次數(shù)越多時(shí)越明顯，如果a和b在上面的for循環(huán)片段中是64位總線，則需要64行代碼來手動異或兩條64位總線，對于for循環(huán)，無論總線的向量大小如何，只需要兩行代碼。

示例6-7展示了上述代碼片段的完整參數(shù)化模型，圖6-7顯示了綜合該模型的結(jié)果。

示例6-7：使用for循環(huán)對向量位進(jìn)行操作

//`begin_keywords"1800-2012"http://useSystemVerilog-2012keywords
modulebus_xor
#(parameterN=4)//bussize
(inputlogic[N-1:0]a,b,//scalableinputsize
outputlogic[N-1:0]y//scalableoutputsize
);
timeunit1ns;timeprecision1ns;

always_combbegin
for(inti=0;i





圖6-7：示例6-7的綜合結(jié)果：循環(huán)對向量位進(jìn)行操作

	

	在圖6-7中可以看到，for循環(huán)的四次迭代是如何展開的，以及如何成為異或操作的四個實(shí)例。

	靜態(tài)循環(huán)與依賴數(shù)據(jù)的循環(huán) (Static loops versus data-dependent loops)

	靜態(tài)循環(huán)，也稱為數(shù)據(jù)獨(dú)立循環(huán)，在這種循環(huán)中，可以確定迭代次數(shù)，而不必知道任何變量網(wǎng)絡(luò)的值。for (int i=0；i <= 3；i++）是一個靜態(tài)循環(huán)?？梢源_定循環(huán)將迭代4次（i=0 ?到i = 3），這種不依賴于其他信號，就能確定循環(huán)迭代次數(shù)的循環(huán)就是靜態(tài)循環(huán)。

	依賴數(shù)據(jù)的循環(huán)（data-dependent loop）是一種非靜態(tài)循環(huán)，需要評估網(wǎng)絡(luò)或變量的值，以確定循環(huán)將執(zhí)行多少次。for (int i=0; i<=count; i++)依賴于count具體的數(shù)值，因?yàn)樵诓恢纁ount值的情況下，無法確定循環(huán)將迭代多少次。

	零延遲和定時(shí)循環(huán)(Zero-delay and timed loops)

	零延遲循環(huán)不包含任何形式的時(shí)序。零延遲循環(huán)代表組合邏輯。在仿真中，零延遲循環(huán)會立即執(zhí)行。在由綜合器生成的門級電路實(shí)現(xiàn)中，零延遲循環(huán)在單個時(shí)鐘周期內(nèi)執(zhí)行。前例6-7中所示的for循環(huán)是零延遲靜態(tài)循環(huán)。

	定時(shí)循環(huán)是需要消耗時(shí)間來執(zhí)行循環(huán)的每個過程。定時(shí)循環(huán)并不代表組合邏輯的行為，因?yàn)檠h(huán)的執(zhí)行可能需要超過一個時(shí)鐘周期才能完成。

				最佳實(shí)踐指南6-3
		

				for循環(huán)是靜態(tài)的、零延遲的循環(huán)，迭代次數(shù)固定。
		

	為了展開循環(huán)，綜合編譯器需要能夠靜態(tài)地確定循環(huán)迭代次數(shù)。雖然有些for循環(huán)代碼寫的是靜態(tài)循環(huán)，并且仿真也是正確的，但是可能是不可綜合的。這方面的一個例子是：

	

	代碼片段的目的是遍歷數(shù)據(jù)向量，以找到為1的最低編號位。循環(huán)從數(shù)據(jù)的最低有效位0開始，并向上迭代，直到數(shù)據(jù)中的一位為l。通過修改end_count（循環(huán)結(jié)束條件）的值，找到第一個為l的位后，循環(huán)立即終止。雖然在循環(huán)開始之前結(jié)束計(jì)數(shù)被初始化為32，但它的值可以隨著循環(huán)的執(zhí)行而改變。

	綜合編譯器在這個代碼片段中遇到的問題是，不可能靜態(tài)地確定循環(huán)將迭代多少次，因?yàn)檠h(huán)的結(jié)束條件可能會根據(jù)輸入的數(shù)據(jù)值（data值）發(fā)生變化而變化。為了展開循環(huán)，綜合需要循環(huán)執(zhí)行固定的次數(shù)。

	無需依賴數(shù)據(jù)即可退出循環(huán)的可綜合方式。示例6-8顯示了前面代碼段的可綜合編碼樣式。示例6-8使用一個執(zhí)行固定次數(shù)的靜態(tài)循環(huán)，避免不是在循環(huán)結(jié)束時(shí)提前終止循環(huán)，而不是根據(jù)數(shù)據(jù)的值（data值）來確定循環(huán)的結(jié)束。

	當(dāng)找到最低的為1的位時(shí)，循環(huán)對剩余的迭代不做任何操作，圖6-8顯示了綜合該示例的結(jié)果。在本例中，數(shù)據(jù)的總線大小是參數(shù)化的，并設(shè)置為4位寬，以便減小綜合后的原理圖的大小。

	例6-8；使用for循環(huán)查找向量中為1的最低位

	
//`begin_keywords"1800-2012"http://useSystemVerilog-2012keywords
modulefind_lowest_bit
#(parameterN=4)//bussize
(inputlogic[N-1:0]data,
outputlogic[$clog2(N):0]low_bit
);
timeunit1ns;timeprecision1ns;

logicdone;//localflag

always_combbegin
//findlowestbitthatissetinavector
low_bit='0;
done='0;
for(inti=0;i<=N-1;?i++)?begin?
??????if?(!done)?begin?
????????if?(data[i])?begin?
??????????low_bit?=?i;
??????????done?=?'1;
????????end?
??????end?
????end?
??end?
??
endmodule:?find_lowest_bit
//`end_keywords

圖6-8：示例6-8的綜合結(jié)果

	

	

				最佳實(shí)踐指南6-4
		

				以固定的迭代大小對所有循環(huán)進(jìn)行編碼，這種編碼風(fēng)格確保循環(huán)可以展開，并且將得到所有綜合編譯器的支持。
		

	循環(huán)迭代器變量壽命和可見性（For-loop iterator variable lifetime and visibility）

	用于控制for循環(huán)的變量稱為循環(huán)迭代器變量。通常，循環(huán)迭代器變量被聲明為initial assignment(初始賦值)的一部分，如下所示：

	

	當(dāng)作為初始賦值的一部分聲明時(shí)，循環(huán)迭代器變量是for循環(huán)的局部變量，不能在循環(huán)外引用。循環(huán)迭代器變量是自動生成的，這意味著該變量在循環(huán)開始的時(shí)間創(chuàng)建，并在循環(huán)退出時(shí)消失。

	循環(huán)迭代器變量也可以在for循環(huán)之外聲明，例如在模塊級別或在命名的begin-end組中聲明。外部聲明的循環(huán)迭代器變量在循環(huán)退出后仍然存在，可以在聲明變量的同一范圍內(nèi)的其他地方使用。當(dāng)循環(huán)退出時(shí)，外部變量的值將是在結(jié)束條件評估為false之前，賦值步驟所指定的最后一個值。

	Repeat循環(huán)

	Repeat循環(huán)執(zhí)行循環(huán)一定次數(shù)。Repeat循環(huán)的一般語法是：

	

	以下示例使用Repeat循環(huán)將data信號提高到3的冪（數(shù)據(jù)立方）。

	

	SystemVerilog有一個指數(shù)冪運(yùn)算符，但一些綜合編譯器不支持該運(yùn)算符。上面的代碼片段顯示了如何使用Repeat循環(huán)算法執(zhí)行指數(shù)運(yùn)算（將一個值與自身重復(fù)相乘）。

	與for循環(huán)一樣，如果循環(huán)的邊界是靜態(tài)的，則Repeat循環(huán)是可綜合的，這意味著循環(huán)迭代的次數(shù)要求是固定的，并且不依賴于運(yùn)行過程中可能發(fā)生變化的值。

	示例6-9顯示了上述指數(shù)運(yùn)算片段的完整示例。在本例中，數(shù)據(jù)輸入的寬度和指數(shù)或冪運(yùn)算被參數(shù)化，以使示例更通用。這些參數(shù)在編譯時(shí)是固定的常量。因此，使用參數(shù)作為迭代次數(shù)的Repeat循環(huán)是可綜合的靜態(tài)循環(huán)。這個模型的輸出q是時(shí)序邏輯，因此q要使用非阻塞賦值，循環(huán)中的迭代是組合邏輯，其最終結(jié)果記錄在阻塞賦值的臨時(shí)變量中，因此，它的新值可用于循環(huán)的下一次迭代。

	示例6-9：使用Repeat循環(huán)實(shí)現(xiàn)冪運(yùn)算

	
//`begin_keywords"1800-2012"http://useSystemVerilog-2012keywords
moduleexponential
#(parameterE=3,//powerexponent
parameterN=4,//inputbussize
parameterM=N*2//outputbussize
)
(inputlogicclk,
inputlogic[N-1:0]d,
outputlogic[M-1:0]q
);
timeunit1ns;timeprecision1ns;

always_ff@(posedgeclk)begin:power_loop
logic[M-1:0]q_temp;//tempvariableforinsidetheloop
if(E==0)
q<=?1;??//?do?to?power?of?0?is?a?decimal?1
????else?begin?
??????q_temp?=?d;
??????repeat?(E-1)?begin?
????????q_temp?=?q_temp?*?d;
??????end?
??????q?<=?q_temp;
????end?
??end:?power_loop
??
endmodule:?exponential
//`end_keywords?


	

	圖6-9顯示了示例6-9的綜合結(jié)果，當(dāng)E的值為3時(shí)，Repeat循環(huán)執(zhí)行2次，綜合結(jié)果創(chuàng)建了乘法器的2個實(shí)例。輸出向量q的每一位都由一個通用觸發(fā)器進(jìn)行賦值，圖中只顯示了第一個輸出寄存器觸發(fā)器，

	


	圖6-9：示例6-9的綜合結(jié)果：Repeat循環(huán)實(shí)現(xiàn)冪運(yùn)算

	綜合時(shí)間考慮。靜態(tài)、零延遲的循環(huán)或Repeat循環(huán)將綜合為組合邏輯。如果該組合邏輯的輸出被記錄在觸發(fā)器中，那么由循環(huán)推斷的組合邏輯的總傳播延遲必須小于一個時(shí)鐘周期。

				筆記
		

				每個特定ASIC或FPGA設(shè)備的功能和限制可能會有很大的不同。使用乘法、除法、模和冪運(yùn)算符的RTL模型應(yīng)與目標(biāo)設(shè)備的功能相匹配。
		

	注意，在圖6-9中，示例6-9中Repeat循環(huán)推斷的乘法器是級聯(lián)的。乘法器鏈的總傳播延遲需要小于等于一個時(shí)鐘周期，以便在輸出觸發(fā)器中記錄有效且穩(wěn)定的結(jié)果。一些綜合編譯器可以進(jìn)行寄存器重定時(shí)，插入或移動寄存器，以在組合邏輯中創(chuàng)建流水。寄存器重定時(shí)是綜合編譯器的一項(xiàng)功能，不在本文的范圍內(nèi)。有關(guān)此主題的更多信息，請參閱綜合編譯器的文檔。

	如果寄存器重定時(shí)不可用，則不滿足設(shè)計(jì)時(shí)鐘周期的循環(huán)將需要重新編碼為流水或狀態(tài)機(jī)形式，手動將循環(huán)展開為多個時(shí)鐘周期。

	While和do-While循環(huán)

				最佳實(shí)踐指南6-5
		

				使用for循環(huán)和repeat循環(huán)進(jìn)行RTL建模。不要使用while和Do-while循環(huán)。
		

	盡管許多綜合編譯器都支持這些循環(huán)，但它們有一些限制，比如使代碼難以維護(hù)和重用，這就限制了它們在RTL建模中的實(shí)用性。相反，使用for循環(huán)或repeat循環(huán)，由于循環(huán)迭代的次數(shù)是靜態(tài)的，所以增加了它們在RTL建模中的實(shí)用性。為了完整起見，本文簡單介紹了while和do-while循環(huán)，但不推薦使用。

	while循環(huán)執(zhí)行編程語句或begin-end語句組，直到end_expression變?yōu)閒alse。在循環(huán)的頂部計(jì)算結(jié)束表達(dá)式（end_expression）。如果第一次輸入循環(huán)時(shí)結(jié)束表達(dá)式為false，則根本不執(zhí)行語句或語句組。如果結(jié)束表達(dá)式為true，則執(zhí)行語句或語句組，然后循環(huán)返回頂部并再次計(jì)算結(jié)束表達(dá)式（end_expression）。

	do-while循環(huán)也執(zhí)行編程語句或begin-end語句組，直到end_expression變?yōu)閒alse。通過do-while循環(huán)，結(jié)束表達(dá)式（end_expression）在循環(huán)的底部進(jìn)行計(jì)算。因此，第一次必進(jìn)入循環(huán)。如果循環(huán)到達(dá)底部時(shí)結(jié)束表達(dá)式（end_expression）為false，則循環(huán)退出。如果結(jié)束表達(dá)式（end_expression）為true，循環(huán)將返回頂部并再次執(zhí)行語句或語句組，

	下面的代碼顯示了一個使用while循環(huán)的不可綜合示例：

	

	此示例統(tǒng)計(jì)16位data信號中有多少位被設(shè)置為l。data值被復(fù)制到名為temp的臨時(shí)變量中。如果設(shè)置了temp的位0為l，則num_ones計(jì)數(shù)器將遞增。然后將temp變量右移一次，這將移出位0，并將位0移到位15。只要至少有一位temp被設(shè)置為1，temp的計(jì)算結(jié)果為true，循環(huán)就會繼。當(dāng)temp的計(jì)算結(jié)果為false時(shí)，循環(huán)退出。temp中的某個值在某些位中有X或Z，但沒有將任何位設(shè)置為1，這也會導(dǎo)致while循環(huán)退出。

	本示例不可綜合，因?yàn)檠h(huán)執(zhí)行的次數(shù)取決于data，不是靜態(tài)的，如上一節(jié)所述。綜合無法明確地確定循環(huán)將執(zhí)行多少次，因此無法展開循環(huán)，就無法綜合。

	For each循環(huán)和通過向量的循環(huán)

	For each循環(huán)遍歷未壓縮數(shù)組的所有維度。未壓縮數(shù)組是網(wǎng)絡(luò)或變量的集合，其中集合可以通過使用數(shù)組名稱作為一個整體進(jìn)行操作，或者數(shù)組的單個元素可以使用數(shù)組中的索引進(jìn)行操作。數(shù)組的元素可以是任何數(shù)據(jù)類型和向量大小，但數(shù)組的所有元素必須是相同的類型和大小。數(shù)組可以有任意數(shù)量的維度。數(shù)組聲明的一些示例如下：

	

	可以使用[ starting_address:ending_address]樣式，如上面的mem數(shù)組，或使用[dimension_sizel風(fēng)格，與查找表數(shù)組一樣，前面更詳細(xì)地討論了聲明和使用未壓縮數(shù)組。

	foreach循環(huán)用于迭代數(shù)組元素，foreach循環(huán)將自動聲明其循環(huán)控制變量，自動確定數(shù)組的開始和結(jié)束索引，并自動確定索引的方向（增加或減少循環(huán)控制變量）。

	下面的示例遍歷一個二維數(shù)組，該數(shù)組表示帶有一些數(shù)據(jù)的查找表。對于數(shù)組中的每個元素，都會調(diào)用一個函數(shù)來對該值進(jìn)行某種操作（函數(shù)未顯示）。

	

	請注意，i和j變量沒有聲明——foreach循環(huán)會在內(nèi)部自動聲明這些變量。也不需要知道數(shù)組的每個維度的邊界。foreach循環(huán)會自動從每個維度的最低索引值迭代到最高索引值。

	在整理這個系列時(shí)，一些綜合編譯器不支持foreach循環(huán)。在RTL模型中使用之前，工程師應(yīng)該確保項(xiàng)目中使用的所有工具都支持哪種循環(huán)類型。

				筆記
		

				迭代數(shù)組所有維度的另一種編碼方式是使用for循環(huán)。前面的示例可以使用所有綜合編譯器支持的靜態(tài)for循環(huán)重寫。
		

	

	請注意，在這個嵌套for循環(huán)示例中，每個數(shù)組維度的大小及其起始和結(jié)束索引值必須進(jìn)行硬編碼（即需要明確的數(shù)值），以匹配數(shù)組聲明的大小。SystemVerilog還提供數(shù)組查詢系統(tǒng)功能，適用于不同大小或參數(shù)化大小的數(shù)組，可使for循環(huán)更通用。前面的例子可以寫成：

	

				筆記
		

				在編寫本文時(shí)，一些綜合編譯器不支持?jǐn)?shù)組查詢系統(tǒng)函數(shù)。在RTL模型中使用之前，工程師應(yīng)該確保項(xiàng)目中使用的所有工具都支持這些功能。
		

	以下是數(shù)組查詢系統(tǒng)功能的簡要說明。有關(guān)這些查詢功能的更多信息，請參閱IEEE 1800 SystemVerilog語言參考手冊。

	（數(shù)組名，維度）-返回指定維度的最右邊索引號。維度以數(shù)字1開頭，從最左邊的未壓縮維度開始。在最右邊的未壓縮維度之后，維度編號與最左邊的壓縮維度繼續(xù)，并以最右邊的壓縮維度結(jié)束。

	（數(shù)組名，維度）-返回指定維度最左邊的索引號。尺寸標(biāo)注的編號與相同。

	（數(shù)組名，維度）-如果大于或等于，則返回1；如果小于，則返回-1。

	（數(shù)組名，維度）-返回指定維度的最低索引號，可以是左索引或右索引。

	（數(shù)組名，維度）-返回指定維度的最高索引號，可以是左索引或右索引。

	（數(shù)組名，維度）-返回指定維度中的元素總數(shù)（與-+1相同）。

	（數(shù)組名）返回?cái)?shù)組中的維度數(shù)，包括壓縮維度和未壓縮維度，

	




	審核編輯：劉清