由于各種邏輯電平的輸入、輸出電平標準不一致,所需的輸入電流、輸出驅動電流也不同,為了使不同邏輯電平能夠安全、可靠地連接,邏輯電平匹配將是電路設計中必須考慮的問題。

一、邏輯電平匹配原則

1.1、電平關系,驅動器件的輸出電壓必須處在負載器件所要求的輸入電壓范圍之內,并保證一定的噪聲容限(Vohmin-Vihmin≥0.4V，Vilmax-Volmax≥0.4V)。

1.2、驅動能力,驅動器件必須能滿足負載器件對灌電流、拉電流最大需求。

1.3、時延特性,設計中要充分考慮邏輯電平轉換帶來的延時，保證數據傳輸能滿足負載器件的時序容限,特別是高速信號。

1.4、上升/下降時間特性,應保證Tplh和Tphl滿足電路時序關系的要求和EMC的要求。

1.5、電壓過沖要求,過沖不應超出器件允許的電壓絕對最大值，否則有可能導致器件損壞。

二、匹配電路分析

2.1、LVDS到LVDS的連接

LVDS的輸入與輸出都是內匹配的，所以LVDS之間可以直接連接,具體可參考：硬件設計:邏輯電平--LVDS。

2.2、PECL到PECL的連接

PECL電平的直流偏置電路要求是戴維南等效終端電路為輸出負載通過50Ω電阻接到VCC-2V的電源上，如圖1所示。在這種負載條件下,OUT+與OUT-的靜態電平典型值為VCC-1.3V，輸出電流典型值為14mA。

圖1 標準PECL終端

PECL到PECL的連接包括直流耦合和交流耦合兩種方式;

圖2PECL直流耦合匹配電路

直流耦合的電路連接如圖2所示，差分單端線對交流信號的等效電路為連接50Ω阻抗到地;直流偏置的等效電路為連接50Ω電阻到VCC-2V，且通過50Ω電阻的電流為14mA。所以R1、R2滿足的公式為：

R1//R2=50交流等效：電壓源短路，電流源開路

R2/(R1+R2)=(VCC-2V)/VCC直流等效：14mA電流源與VCC電壓源共同作用，使線上電壓為VCC-1.3V;當只考慮14mA電流源時，負載為R1//R2，所以輸出線路上的電壓為0.7V;為滿足要求，需要電阻分壓為VCC-2V。

綜合上面兩式：

3.3V情況下：R1=130ΩR2=82Ω;

5V情況下：R1=82Ω R2=130Ω;

圖3 PECL交流耦合匹配電路

交流耦合的電路連接如圖3所示，有a和b兩種匹配方式;對于圖a的匹配電路分析如下：

1.驅動端

交流：交流信號直接通過電容耦合至后級電路，耦合電容和電阻R1靠近輸出端;

直流：R1提供14mA到地的通路，且信號線上的等效電壓為VCC-1.3V,即R1=(VCC-1.3V)/14mA;(電源為3.3V時，R1=142Ω(一般取142Ω~200Ω);電源為5V時，R1=270Ω)

2.接收端

交流：R2//R3的等效電阻為50Ω;

直流：分壓電路使線上電壓偏壓到VCC-1.3V，即R3*VCC/(R2+R3)=VCC-1.3V;

計算得：R2=50VCC/(VCC-1.3V)R3=50VCC/1.3V;

3.3V情況下：R2=82ΩR3=130Ω;

5V情況下：R2=68ΩR3=180Ω;

圖b的匹配電路分析如下：

1.驅動端

交流：交流信號直接通過電容耦合至后級電路，耦合電容和電阻R1靠近輸出端;

直流：R1提供14mA到地的通路，且信號線上的等效電壓為VCC-1.3V,即R1=(VCC-1.3V)/14mA;(電源為3.3V時，R1=142Ω(一般取142Ω~200Ω);電源為5V時，R1=270Ω)

2.接收端

交流：R2//R3//50的等效電阻約為50Ω;

直流：分壓電路使線上電壓偏壓到VCC-1.3V，即R3*VCC/(R2+R3)=VCC-1.3V;

所以R2和R3通常選如下值：3.3V情況下：R2=2.7KR3=4.3K;

5V情況下：R2=2.7KR3=7.8K;

2.3、LVPECL到CML的連接

LVPECL到CML的連接包括直流耦合和交流耦合兩種方式，交流耦合的方式如圖4所示;

圖4 LVPECL到CML的交流耦合方式

1.驅動端

驅動端的直流偏置電路和PECL和PECL的交流耦合情況一樣，所以R的取值為142Ω~200Ω;

如果LVPECL的輸出信號擺幅大于CML的接收范圍(LVPECL輸出擺幅為600~1000mV,CML輸入擺幅為400~1000mV)，可以在信號通道上串一個25Ω的電阻，這時CML輸入端的電壓擺幅變為原來的0.67倍,比例關系計算可參考硬件設計--阻抗匹配。

2.接收端

由于CML接收器內部一般包含50Ω的匹配電阻，所以耦合電容輸出端直連CML接收器。

圖5 LVPECL到CML直流耦合電平轉換網絡

LVPECL到CML的直流耦合方式如圖5所示，在LVPECL到CML的直流耦合方式中需要一個電平轉換網絡，該電平轉換網絡的作用是匹配LVPECL的輸出與CML的輸入共模電壓。一般要求該電平轉換網絡引入的損耗要小，以保證LVPECL的輸出經過衰減后仍能滿足CML的輸入靈敏度的要求;另外還要求自LVPECL端看到的負載阻抗近似50Ω，所以有以下方程式：

計算結果為：R1=170ΩR2=82.5RR3=450Ω;

增益要求取決于芯片，當芯片輸入靈敏度要求為20mV時，20mV/400mV=0.05;

2.4、CML到LVPECL的連接

CML到LVPECL的連接基本上都是采用交流耦合的方式，如圖6所示，電阻網絡計算方式可參考2.2小節。

圖6 CML到LVPECL交流耦合方式

當LVPECL有內部偏置時，匹配電路可設計如圖7所示。

圖7 CML到LVPECL交流耦合方式(LVPECL帶內部偏置)

2.5、LVPECL到LVDS的連接

LVPECL到LVDS的連接方式有直流耦合和交流耦合兩種方式，其中LVPECL到LVDS的直流耦合方式需要一個電阻網絡，如圖8所示，設計該網絡時需考慮：

1.LVPECL的最優輸出負載為50Ω接到VCC-2V;

2.電阻網絡引入的衰減不應太大，LVPECL輸出信號經衰減后仍能落在LVDS的有效范圍內;

3.LVDS的輸入差分阻抗為100Ω，或者單端到虛擬地為50Ω(該阻抗不提供直流通路);

圖8 LVPECL到LVDS直流耦合電平轉換網絡

要完成LVPECL到LVDS的邏輯轉換，需要滿足如下方程式：

計算結果得：R1=182ΩR2=48ΩR3=48ΩVA=1.14VRAC=51.8ΩRDC=62.8ΩGain=0.337;

所以得到LVPECL到LVDS直流耦合連接如圖9所示。

圖9 LVPECL到LVDS的連接

LVPECL到LVDS的交流耦合如圖10所示，LVPECL的輸出端到地需加直流偏置電阻(142Ω~200Ω)，同時信號通道上一定要串接50Ω的電阻，以提供一定衰減。LVDS的輸入端到地需加5K的電阻，以提供近似0.86V的共模電壓(LVDS輸入端并聯100Ω電阻，對于交流來說沒有地電平，只有虛擬地電平，所以加5K電阻到地，確定實際地電平)。

圖10 LVPECL到LVDS交流耦合方式

2.6、LVDS到LVPECL的連接

LVDS到LVPECL的連接方式有直流耦合和交流耦合兩種方式,當采用直流耦合方式時，需要增加一個電阻網絡，用于完成直流電平的轉換，如圖11所示，設計該網絡時需考慮：

1.LVDS輸出電平為1.2V，LVPECL的輸入電平為Vcc-1.3V;

2.LVDS的輸出是以地為基準，而LVPECL的輸入是以電源為基準，這要求考慮電阻網絡時應注意LVDS的輸出電位不應對供電電源敏感;

3.需要折中考慮功耗和速度，如果電阻值取的較小，可以允許電路在更高的速度下工作，但功耗較大，LVDS的輸出性能容易受電源的波動影響;

4.考慮電阻網絡與傳輸線的阻抗匹配問題;

圖11 LVDS到LVPECL直流耦合方式

要完成LVDS到LVPECL的邏輯轉換，需要滿足如下方程式：

計算結果得：R1=406ΩR2=270ΩR3=440ΩRIN=50ΩGain=0.62;

但考慮到避免非常用料的使用，所以最終取值可選擇：R1=402ΩR2=270ΩR3=442ΩRIN=49.9ΩGain=0.62;

LVDS的最小差分輸出信號擺幅為500mV,而經過上述轉換網絡后加到LVPECL輸入端的信號擺幅變為310mV,雖然該幅度低于LVPECL的輸入標準，但是對于絕大數LVPECL電路來說，該幅度是足夠的。

LVDS到LVPECL的交流耦合方式主要有圖12中三種方式，在耦合電容前完成阻抗匹配然后給LVPECL增加直流偏置，或者直流偏置和阻抗匹配在一起，具體計算方式可參考2.2小節。

圖12 LVDS到LVPECL交流耦合方式

2.7、CML到LVDS的連接

一般情況下，在光傳輸系統中沒有CML和LVDS的互連問題，因為LVDS通常是作并聯數據的傳輸，數據速率為155MHz，622MHz或1.25GHz;而CML常用來做串行數據的傳輸，數據速率為2.5GHz或10GHz。