packed union相比unpacked union最大的一個區別就是,在packed union中,所有成員的大小必須相同,這就保證了不管union中存儲了哪一個成員,最終這個union的大小是一樣的。也正是加了這個限制,所以packed union是可綜合的。
類似于packed struct,我們可以對這個union整體進行算法、切分等運算。
typedef union packed { int a; bit [31:0] c; } data;
上面的union聲明加入了packed關鍵字。因為兩個成員的大小相同:“int”是32位,“bit [31:0] c”是32位。所以聲明為unpacked union是沒問題的。
typedef union packed { logic [9:0] data; struct packed { bit p1; bit [2:0] p2; bit [1:0] p3; bit p4; bit [2:0] p5; } p_modes; } myUnion myUnion Union1;
在上面的union中有2個成員,分別都是10比特大小 “struct” “p_modes” 和“data” ,在物理內存中分配如下:
審核編輯:湯梓紅
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原文標題:SystemVerilog中的Packed Union
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發表于 02-07 11:30
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