精品国产人成在线_亚洲高清无码在线观看_国产在线视频国产永久2021_国产AV综合第一页一个的一区免费影院黑人_最近中文字幕MV高清在线视频

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

SystemVerilog中的Packed Union

芯片驗證工程師 ? 來源:芯片驗證工程師 ? 作者:芯片驗證工程師 ? 2022-11-12 09:05 ? 次閱讀

packed union相比unpacked union最大的一個區別就是,在packed union中,所有成員的大小必須相同,這就保證了不管union中存儲了哪一個成員,最終這個union的大小是一樣的。也正是加了這個限制,所以packed union是可綜合的。

類似于packed struct,我們可以對這個union整體進行算法、切分等運算。

typedef union packed {
int a;
bit [31:0] c;
} data;

上面的union聲明加入了packed關鍵字。因為兩個成員的大小相同:“int”是32位,“bit [31:0] c”是32位。所以聲明為unpacked union是沒問題的。

typedef union packed {
 logic [9:0] data;
 struct packed {
 bit p1;
 bit [2:0] p2;
 bit [1:0] p3;
 bit p4;
 bit [2:0] p5;
 } p_modes;
 } myUnion
 myUnion Union1;

在上面的union中有2個成員,分別都是10比特大小 “struct” “p_modes” 和“data” ,在物理內存中分配如下:

f010f73a-61db-11ed-8abf-dac502259ad0.png

審核編輯:湯梓紅
聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • Verilog
    +關注

    關注

    28

    文章

    1345

    瀏覽量

    109995
  • System
    +關注

    關注

    0

    文章

    165

    瀏覽量

    36887
  • union
    +關注

    關注

    0

    文章

    10

    瀏覽量

    4253

原文標題:SystemVerilog中的Packed Union

文章出處:【微信號:芯片驗證工程師,微信公眾號:芯片驗證工程師】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏

    評論

    相關推薦

    SystemVerilog 各種不同的聯合解析

    聯合分兩種類型:打包 (packed) 和解包 (unpacked)。在上述示例,我們指定的是打包聯合。
    的頭像 發表于 11-19 15:16 ?2080次閱讀
    <b class='flag-5'>SystemVerilog</b> <b class='flag-5'>中</b>各種不同的聯合解析

    SystemVerilog的Virtual Methods

    SystemVerilog多態能夠工作的前提是父類的方法被聲明為virtual的。
    發表于 11-28 11:12 ?684次閱讀

    SystemVerilog的聯合(union)介紹

    SystemVerilog ,聯合只是信號,可通過不同名稱和縱橫比來加以引用。
    的頭像 發表于 10-08 15:45 ?1341次閱讀
    <b class='flag-5'>SystemVerilog</b><b class='flag-5'>中</b>的聯合(<b class='flag-5'>union</b>)介紹

    請問UNIONUNION ALL的區別是什么?

    UNIONUNION ALL的區別
    發表于 11-17 07:25

    union 的概念及在嵌入式編程的應用

    union 在中文的叫法又被稱為共用體,聯合或者聯合體,它定義的方式與 struct 是相同的,但是意義卻與 struct 完全不同,下面是 union ...
    發表于 02-07 11:30 ?0次下載
    <b class='flag-5'>union</b> 的概念及在嵌入式編程<b class='flag-5'>中</b>的應用

    SpinalHDLBundle數據類型的轉換

    SpinalHDLBundle與SystemVerilogpacked struct很像,在某些場景下,與普通數據類型之間的連接賦值可以通過asBits,assignFromBi
    的頭像 發表于 10-17 09:51 ?1284次閱讀

    unpacked數組和packed數組的主要區別

    unpacked數組和packed數組的主要區別是unpacked數組在物理存儲時不能保證連續,而packed數組則能保證在物理上連續存儲。
    的頭像 發表于 10-18 09:13 ?2760次閱讀

    SystemVerilogPacked Structure

    一個packed structure有很多的bits組成,這些bit在物理上連續存儲。packed structure只允許包含packed數據類型。
    的頭像 發表于 11-07 10:17 ?2159次閱讀

    SystemVerilog的struct

    SystemVerilog“struct”表示相同或不同數據類型的集合。
    的頭像 發表于 11-07 10:18 ?2397次閱讀

    Systemverilogunion

    SystemVerilog union允許單個存儲空間以不同的數據類型存在,所以union雖然看起來和struct一樣包含了很多個成員,實際上物理上共享相同的存儲區域。
    的頭像 發表于 11-09 09:41 ?909次閱讀

    SystemVerilog的tagged Unions是什么

    tagged union包含一個隱式成員,該成員存儲tag,也就是標記,它表示這個union最終存儲的到底是哪一個成員。
    的頭像 發表于 11-10 10:02 ?1438次閱讀

    SystemVerilog的Unpacked Unions

    unpacked union各個成員的大小可以是不同的。
    的頭像 發表于 11-11 09:33 ?642次閱讀

    SystemVerilog的Shallow Copy

    SystemVerilog的句柄賦值和對象復制的概念是有區別的。
    的頭像 發表于 11-21 10:32 ?874次閱讀

    SystemVerilog的Semaphores

    SystemVerilogSemaphore(旗語)是一個多個進程之間同步的機制之一,這里需要同步的原因是這多個進程共享某些資源。
    的頭像 發表于 12-12 09:50 ?3310次閱讀

    unionunion all有什么區別

    UnionUnion All是SQL的兩個關鍵字,它們用于將兩個或多個SELECT語句的結果集合并在一起。這兩個關鍵字雖然有相似的功能,但在實際使用中有一些重要的區別。下面將詳細介紹Uni
    的頭像 發表于 12-06 10:22 ?1072次閱讀