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      FPGA學(xué)習(xí)-邊沿檢測技術(shù)

      FPGA設(shè)計論壇 ? 來源：未知 ? 2022-11-26 10:20 ? 次閱讀
      所謂邊沿檢測，就是檢測輸入信號即上升沿或者下降沿的檢測。
      邊沿檢測的電路很好實現(xiàn)：上一時刻為低電平，而當(dāng)前時刻為高電平，此時就為上升沿；上一時刻為高電平，而當(dāng)前時刻為低電平，此時就為上升沿。
      通過邊沿采樣技術(shù)實現(xiàn)上升沿捕獲進(jìn)而實現(xiàn)外部信號的上升沿觸發(fā)。

      邊沿檢測電路的實現(xiàn)方法;

      1、always @ (posedge signal)

      FPGA不便于處理此類觸發(fā)信號，除非外部輸入信號作為全局時鐘使用。另外眾所周知由于電路不能能避免抖動現(xiàn)象，所以用這個檢測方法是明顯不合理的。

      2、一級D觸發(fā)器實現(xiàn); 我們先看下代碼，

      module shizhong
      (
      input clk,
      input rst_n,
      input spi_cs,
      output mcu_write_done
      );
      reg spi_cs_r0;
      always@(posedge clk or negedge rst_n)
      begin
      if(!rst_n)
      begin
      spi_cs_r0 <= 1;?
      end
      else
      begin
      spi_cs_r0 <= spi_cs;? ? ? ??
      end
      end

      assign mcu_write_done = (~spi_cs_r0 & spi_cs) ? 1'b1 : 1'b0; //posedge

      endmodule

      代碼綜合后RTL視圖如下：
      正常工作，沒有復(fù)位的情況下，工作流程如下：
      （1）D觸發(fā)器經(jīng)過時鐘clk的觸發(fā)，輸出spi_cs信號，保存了t0時刻的信號。
      （2）同時由spi_cs直接輸出到與門，保留了當(dāng)前時刻t1的觸發(fā)信號
      （3）經(jīng)過與門輸出信號pos_edge，neg_edge
      a) 只有t0時刻為高，且t1時候為低的時候，與門輸出高，此時為下降沿。
      b) 只有to時候為低，且t1時候為高的時候，與門輸出高，此時為上升沿。

      一級D觸發(fā)器在寄存器比較時，前一時刻通過D觸發(fā)器已經(jīng)統(tǒng)一到FPGA的時鐘域，而當(dāng)前時刻直接從外部輸入，與FPGA整體邏輯電路不在同一時鐘域，為提高系統(tǒng)的穩(wěn)定性我們可以采用第三種方法即二級D觸發(fā)器。

      3、二級D觸發(fā)器；我們?nèi)匀幌瓤创a：

      module shizhong
      (
      input clk,
      input rst_n,
      input spi_cs,
      output mcu_write_done
      );
      reg spi_cs_r0, spi_cs_r1;
      always@(posedge clk or negedge rst_n)
      begin
      if(!rst_n)
      begin
      spi_cs_r0 <= 1; spi_cs_r1 <= 1;
      end
      else
      begin
      spi_cs_r0 <= spi_cs; spi_cs_r1 <= spi_cs_r0;
      end
      end

      assign mcu_write_done = (~spi_cs_r1 & spi_cs_r0) ? 1'b1 : 1'b0;

      endmodule

      代碼綜合后RTL視圖如下：
      正常工作，沒有復(fù)位的情況下，工作流程如下：
      （1）一級D觸發(fā)器經(jīng)過時鐘clk的觸發(fā)，輸出當(dāng)前spi_cs信號，保存了t0時刻的信號。送往與門。
      （2）二級D觸發(fā)器經(jīng)過時鐘clk的觸發(fā)，輸出上一時刻spi_cs信號，保存了t1時刻的信號。通過非們送往與門。
      （3）經(jīng)過與門輸出信號pos_edge，neg_edge
      a) 只有t0時刻為高，且t1時候為低的時候，與門輸出高，此時為下降沿。
      b) 只有to時候為低，且t1時候為高的時候，與門輸出高，此時為上升沿。
      利用CLK打兩拍，實現(xiàn)了上一時刻信號和本時刻信號和FPGA整體邏輯電路統(tǒng)一到同一時鐘域。
      這里要加兩級的觸發(fā)器的另一個原因，因觸發(fā)器跳轉(zhuǎn)產(chǎn)生滯后信號只能在時鐘的上升沿，而被檢測信號tigger并不一定是在一級觸發(fā)器跳轉(zhuǎn)的時鐘上升沿到來，這樣一級觸發(fā)器所產(chǎn)生的滯后信號與tigger相差就達(dá)不到一個CLK周期，所以產(chǎn)生的脈沖信號就小于一個CLK周期了，不利于后面電路對其的應(yīng)用。
      邊沿檢測應(yīng)用：
      （1）將時鐘邊沿使能轉(zhuǎn)換為邊沿檢測使能，使時鐘同步化。
      （2）捕獲信號的突變（UART，SPI等信號使能突變）
      （3）邏輯分析儀中信號的邊沿檢測。
      實現(xiàn)指標(biāo)及存在缺陷:
      （1）增大CLK信號可以增強(qiáng)邊沿檢測的效率，但不能濾去跳變的雜波。
      （2）減少CLK可以有效濾去跳變的雜波，但不能及時檢測到邊沿跳變。
      （3）增加DFF能更好的濾除雜波，寄存信號，但同時檢測延時大。





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