FPGA和ASIC區(qū)別很多。ASIC的邏輯通常遠遠大于FPGA的，門數(shù)上有數(shù)量級的差別，運行時鐘也遠遠高于FPGA。而且，ASIC只有一次機會，F(xiàn)PGA因為可以編程，所以coding的靈活性相對提高。僅僅從RTL設(shè)計上來說：

（1）ASIC更趨于保守，對邏輯的任何改動都要三思，并且要做備選的選擇，以防改錯。RTL的任何修改幾乎都是增量修改，即便以前的邏輯錯了，也不會刪掉，而是多做一個分支。
（2）ASIC對coding style的要求更高。所有模塊的coding風(fēng)格要求一致，這樣有利于后端以及后續(xù)的check。
（3）ASIC設(shè)計對時鐘和復(fù)位更加重視。尤其是時鐘，對ASIC的設(shè)計極其關(guān)鍵，復(fù)位對BIST測試又很關(guān)鍵。ASIC在這方面都需要采用庫來進行設(shè)計。ASIC通常不會用counter分頻，這樣會導(dǎo)致時鐘不干凈，除非是很低頻的時鐘。ASIC對于跨時鐘域的信號處理也謹慎很多。對于clock的關(guān)閉和打開也需要嚴格檢查。
（4）ASIC要考慮SCAN測試和BIST的問題，所以設(shè)計的時候還需要為SRAM做BIST插入，需要為SCAN預(yù)留接口，雖然大部分都是工具干的，但是經(jīng)常RTL作者也要手動做一些頂層工作，比如SCAN時鐘的來源等邏輯。
（5）FPGA多用現(xiàn)成IP，需要考慮資源的均衡，不能把某一資源撐爆了，而且FPGA存在資源浪費問題。ASIC很少考慮這種問題，ASIC考慮的永遠是性能和功耗，在邏輯選擇上除了SRAM，CLK和復(fù)位相關(guān)，都是手寫的，邏輯基本沒有浪費，也更加緊湊。
（6）ASIC時序預(yù)見性更好，可調(diào)整度高，所以可以寫很大的邏輯。

FPGA 和ASIC開發(fā)流程的區(qū)別：

第一步，首先是要實現(xiàn)功能，方式一般采用HDL描述，如verilog，VHDL。當然對于小規(guī)模電路也可以采用電路圖輸入的方式。

第二步，得保證電路功能的正確性，也叫驗證，可以通過軟件仿真，硬件仿真等方式實現(xiàn)。軟件仿真一般比較直觀，方便調(diào)試，因為每一時刻的狀態(tài)都可以看到，這好比調(diào)試軟件程序。硬件仿真一般就是指FPGA驗證，就是把電路用FPGA實現(xiàn)，然后去跑，這個的好處就是速度很快，譬如一個視頻解碼核，解一幀圖像出來，軟件仿真就算用最好的服務(wù)器，也得跑上多少秒，但是在FPGA中實現(xiàn)的話，基本就是多少毫秒了。這對于一個需要大規(guī)模驗證的電路來說，是必不可少的。
前面兩步對于數(shù)字IP來說，ASIC和FPGA基本一致，除非一些實現(xiàn)技巧的差別。
第三步，在你描述的電路正確性得到確保之后，你就要實現(xiàn)它，就是要把你寫的那些代碼變成實實在在的電路，如寄存器還是與非門，這個過程就叫綜合。由于電路規(guī)模日益復(fù)雜，一般最基本的電路就被做成了cell，如寄存器，與非門，就不會再細化到用三極管怎么去搭的問題了。這一步對于FPGA和ASIC來說就是最小的那個單元不一樣。FPGA是做好的電路，一般顧及通用性和效能，基本電路單元就做得比較大，如LUT，就是由寄存器和與非門構(gòu)成，你可能只用了其中一個與門，但是還會占用這么一個單元。對于ASIC來說，兩輸入的與非門，就是一個簡單的門電路，甚至為了區(qū)分驅(qū)動能力和時序特性差異，還分了好幾個等級，有的面積小，有的驅(qū)動能力強。總的來說這一步就是工具把你的描述變成基于庫的電路描述。
第四步，你得到基于庫的電路描述之后，就要考慮這些單元怎么擺放的問題，這叫布局布線。FPGA的話連線資源有限，所以需要不斷地調(diào)整，在保證時序要求的情況下，把你的電路映射到其固定的資源分布圖中間。ASIC的話一般是根據(jù)周邊電路需求，時序要求，把你的電路放到芯片的某個位置。在擺好之后還得考慮連線是否能通，各級延時是否能滿足電路的建立和保持時間要求等等。
第五步，輸出。FPGA就是輸出一個配置文件，告訴 FPGA芯片該怎么樣去配置其電路，使其實現(xiàn)預(yù)期功能。該文件可以在FPGA上電之后再由PC下載進去，也可以保存在Flash里，電路上電之后自動配置。ASIC就是輸出一個版圖文件，告訴代工廠該怎么去腐蝕硅片，該怎么連金屬等等。
當然在這過程中間會有各種各樣的輔助步驟。總的來說都是為了確保你設(shè)計的電路正確及正確實現(xiàn)你的電路。

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