現代SAR和Σ-Δ模數轉換器（ADC）的主要優點之一是，它們在設計時考慮了易用性，而易用性是前幾代產品事后才想到的。這簡化了系統設計人員的任務，并且在許多情況下，允許在多代和各種應用中使用和回收單個參考設計。在許多情況下，它允許您構建一個可長期用于不同應用的參考設計。精密測量系統的硬件保持不變，而軟件實現適應不同的系統需求。這就是可重用性的美妙之處，但生活中沒有什么是完全有利的——總會有懲罰。為多個應用采用單一設計的主要缺點是，您放棄了為直流、地震、音頻和更高帶寬應用實現絕對最高性能所需的定制和優化。在急于重復使用和完成設計的過程中，往往會犧牲精度性能。主要的疏忽和忽視領域之一是計時。在本文中，我們將討論時鐘的重要性，并就高性能轉換器的正確設計提供指導。

模數轉換器基礎知識

抖動與信噪比的關系

在查看現有文獻時，可以很好地描述ADC性能對抖動規格的依賴性，并且通常有充分的理由，此類標題包括“高速”一詞。1要檢查抖動和信噪比（SNR）之間的關系，起點是SNR數字和均方根抖動之間的關系。

如果抖動是系統中的主要噪聲源，則此關系簡化為：

如果存在不同的噪聲源，則需要使用公式2來計算組合SNR：

哪里：

A， Fin—輸入信號、幅度和輸入頻率的參數

ev簡化電壓噪聲均方根

δt有效值總均方根抖動估計為各種貢獻的均方根總和：

有關公式 3 用法的深入教程，請參見：analog.com/MT-008。

求和在不相關的噪聲源上有效。通過公式2，我們顯示了取決于熱噪聲（e2v）和抖動噪聲的SNR。抖動對SNR的貢獻取決于輸入頻率（f在).這意味著在較高頻率下，SNR主要由抖動定義。圖1包括公式1和公式2中受抖動影響的理想和實際ADC的曲線。圖1所示的圖在高速ADC數據手冊中很常見，但它們通常從MHz范圍開始。對于精密ADC，我們將在kHz范圍內進一步顯示相同的依賴關系。我們正在推動超過108 dB的SNR（見圖1），這是精密ADC目前能夠做到的。這就是AD7768-1派上用場的地方。

圖1.信噪比與系數在在不同的抖動水平下。

查看圖1中的曲線，可以看到轉換1 kHz信號（灰線）的AD7768-1僅在σt有效值超過 300 PS。我們可以重新排列變量并顯示特定 ENOB 和 f 的抖動要求在:

圖2.最大允許抖動與 f 的關系在在不同的轉換器的ENOB上。

當今高精度轉換器的目標抖動將阻止設計人員使用常見的松弛振蕩器（如基于555定時器的振蕩器）或許多基于微控制器或FPGA的時鐘發生器。這給我們留下了晶體（XTAL）和鎖相環（PLL）振蕩器。MEMS振蕩器的新技術進步也將是合適的。

過采樣技術在這里有幫助嗎？

公式1和公式2的一個重要觀察結果是，對采樣頻率沒有明確的依賴性。這告訴我們，過采樣技術（普通或噪聲整形）很難減輕抖動的貢獻。過采樣在高精度系統中非常常見，但在抖動噪聲方面幾乎沒有任何可抗衡性。與采樣頻率的關系可以在公式4中找到：

哪里：

L（f） 是相位噪聲頻譜單邊帶 （SSB） 密度函數

f最小和 f.max是與特定測量相關的頻率跨度。

有關公式 4 用法的深入教程，請參見：analog.com/MT-008。

通常，僅應通過增加f來考慮抖動貢獻的改善不佳S.2在理論討論中，ADC的過采樣比可以在一定程度上降低寬帶抖動貢獻。3對于量化和熱噪聲，噪聲整形是抑制目標頻帶噪聲的一種非常有效的方法。增加過采樣比抑制量化噪聲的速度（公式5）比噪聲抖動抑制要快得多，如公式6所示。這使得抖動在利用噪聲整形的過采樣結構中更加突出。在奈奎斯特轉換器中，這可能不會那么嚴重。圖3以二階Σ-Δ型ADC和新的四階Σ-Δ型ADC為例說明了這一現象。

由 N 形成的量化噪聲之間的關系千-在過采樣比 M 下具有基數誤差 Δ 的階整形器：

過采樣率M與抖動量之間的關系：

公式7顯示了二階噪聲整形（N = 2）。你的注意力應該放在M上，因為它現在隨著5的冪而變化。

圖3.過采樣可將量化噪聲降低到抖動以下。點（A）顯示了一個四階Σ-Δ型ADC，需要一個抖動低于30 ps的時鐘。 B點顯示了舊技術，其中二階整形器不受高達200 ps電平的抖動的影響，轉換20 kHz。

在不同代轉換器上將看到普遍關系。一階噪聲整形器將隱藏抖動最長的時間，以~1/M的立方關系進行3，而四階 Σ-Δ 將得到 ~1/M 的關系9.抖動充其量將減少1/M，這在很大程度上假設存在強寬帶頻率分量，而不是1/（f）的關系N).

信號的幅度會改變事情嗎？

公式2顯示，幅度在分子和分母中，從而防止了幅度和SNR數字之間的良好權衡。衰減信號會使SNR變得更糟，除了抖動之外，熱噪聲開始限制動態范圍。因此，我們可以看到，如果將新的精密ADC推向足夠低的噪聲，則在除直流/地震應用之外的幾乎所有應用中都將受到抖動限制。

時鐘抖動也會有一個頻譜

在介紹中，我們建立了信號、整體電壓噪聲和時鐘抖動均方根之間的關系。信噪比圖將這三者連接在一個相當簡單的公式2中。SNR數字是比較電路的良好基準，但它不一定決定實際應用中的可用性。 在許多應用中，專門針對SNR進行設計是不夠的。對于那些對這些規格感興趣的人，無雜散動態范圍（SFDR）成為設計目標。在新的高精度系統中，可以實現 140 dB 甚至 150 dB 的 SFDR。

信號被時鐘源失真的過程可以通過將其視為兩者的混合來檢查。為了進行頻域分析，采用了FM調制理論。3由此產生的快速傅里葉變換（FFT）頻譜是時鐘源頻譜與輸入信號頻譜混合的乘積。為了回顧ADC如何受此影響，我們引入了相位噪聲。抖動和相位噪聲描述了相同的現象，但根據應用的不同，一種將是首選。我們已經在公式3中展示了如何將相位噪聲轉換為抖動圖。在積分過程中，頻譜的細微差別將會丟失。

圖4.100 MHz/33.33 MHz時鐘發生器AD9573的相位噪聲密度圖。

相位噪聲密度圖通常隨時鐘源設備和PLL規格一起提供。圖4所示的圖對于用于電流過采樣轉換器的較低頻率源變得更加稀缺，而是報告總抖動（均方根或峰值）。

通過斬波方案，電阻和晶體管元件可能被迫在直流附近表現出相當平坦的噪聲行為。時鐘電路沒有等效的斬波。

轉換高振幅 A 時在信號，得到的FFT成為FM調制頻譜，其中A在充當載波，時鐘邊帶等效于信號。請注意，FFT中的相位噪聲不會受到頻帶限制，噪聲只會在切片中沉積多個別名貢獻（見圖6）。

在精密ADC中，通常可以依靠相位噪聲的自然衰減特性，而不提供任何時鐘抗混疊濾波器。通過向時鐘源添加濾波來減少抖動，例如，在時鐘路徑中使用調諧變壓器以表現出所需的頻率響應。 找出積分頻率的積分上限（公式4）并不容易確定。精密ADC數據手冊對此沒有提供太多建議。在這些情況下，需要對時鐘CMOS輸入進行工程假設。

精密ADC中更常見的問題發生在非常接近f的地方。在其中 1/（fN）的相位噪聲形狀會使SFDR變差。一個大 A在信號將充當阻塞器 - 一個在無線電接收器中更流行的術語，在這里也適用。

當旨在記錄具有非常長捕獲時間的高精度頻譜時，由于時鐘相位噪聲頻譜密度的性質，SFDR將受到很大影響。SNR和視覺FFT圖可以通過更短的捕獲時間（更寬的頻率箱）來改善。對于給定的FFT捕獲，均方根抖動應計為來自箱頻率1/2的積分相位噪聲。在查看圖 5 時，這一點變得很明顯。

圖5.近載波相位噪聲決定了主箱周圍FFT分箱的幅度。

雖然這個技巧可能會在視覺上改善FFT圖和SNR數字，但它對觀察阻塞器附近的信號沒有任何作用。FM調制方程的一個重要推廣和簡化是裙子的高度與公式8中的比率成正比：

延長單個FFT打擊的積分時間是一場艱苦的戰斗，需要收集更多更明顯的相位噪聲部分。人們需要考慮組合更長捕獲的替代方法來改善這一點。

圖6.相位噪聲混疊低至基帶。

出于實際目的，SSB 圖應在 f 處的單個點進行比較.BIN/2偏移頻率，為干凈、近距離頻譜和SFDR選擇更好的源。如果比較源以獲得更好的信噪比，則需要從f開始對公式4進行積分.BIN/2 至 3× F 以上S（抖動別名）。

Σ-Δ調制器對時鐘的敏感性

上述主題適用于任何ADC，無論其架構和技術如何。以下主題將討論特定技術帶來的挑戰。抖動依賴性最突出的例子之一是Σ-Δ型ADC內部。調制器的離散時間和連續時間操作之間的區別將對抗抖動性產生巨大影響。

連續和離散時間Σ-Δ型ADC不僅會受到采樣相關抖動貢獻的影響，還會因為抖動會嚴重破壞其反饋環路。離散時間和連續時間調制器中DAC元件的線性度是實現高性能的關鍵。通過與運算放大器（運算放大器）并聯，可以直觀地理解DAC的重要性。如果一個人的任務是設計增益等于2的電壓放大器，那么任何對電路設計有基本了解的人的初稿都將是一個運算放大器和兩個電阻器。如果外部環境不是極端的，圖7a所示的電路就可以完成工作。在大多數情況下，電路設計人員不必了解運算放大器即可實現出色的性能。設計人員必須選擇匹配良好且精度足夠高的電阻，以實現正確的增益。出于噪音目的，它們必須很小。對于熱行為，熱系數需要匹配。請注意，這些依賴關系都不是由運算放大器決定的。運算放大器的非理想性是該電路操作的次要因素。是的，輸入電流或容性負載的影響可能是毀滅性的。需要審查壓擺能力，因為如果帶寬不受限制，則可能需要考慮噪聲貢獻。但是，只有當您沒有因選擇錯誤的電阻器而阻礙性能時，您才能解決這些問題。在Σ-Δ型ADC中，反饋比兩個電阻更復雜——在這些電路中，我們使用DAC而不是電阻來執行相應的功能。DAC工作中的缺陷是非常有害的，而電路的其余部分將以類似于運算放大器電路的方式獲得環路增益的優勢。

圖7.運算放大器與Σ-Δ型ADC的比較。

ADC采用元件改組或校準，這提供了一種處理DAC元件失配的方法。這些將錯誤轉移到高頻，但也將使用更多的定時事件，可能會增加與抖動相關的惡化。這會導致本底噪聲被抖動貢獻污染，從而降低噪聲整形的有效性。由于調制器可以采用不同的DAC方案及其混頻，例如返回零和一半返回零。深入分析這些方案的分析和數值模擬超出了本文的范圍。

關于本文中的抖動，我們將僅限于圖形簡化。由于抖動依賴性問題存在于ADC環路內，因此一些新設計將在硅上提供倍頻器，這些倍頻器設計具有適當的相位噪聲量。雖然這占用了系統設計人員的大量工作，但請注意，倍頻器仍然依賴于良好的外部時鐘和低噪聲電源。在這些系統中，應考慮查看PLL文獻，以了解對觀察到的相位噪聲的潛在威脅。圖8提供了一個可視化圖示，顯示了不同DAC對抖動的抗擾度，顯示工作離散時間DAC時的依賴性呈指數級減小。

圖8.離散時間DAC在一定程度上不受抖動的影響，而在連續時間DAC中，變窄的脈沖將對抖動產生顯著的性能依賴性。

現代連續時間 Σ-Δ 設計包括板載 PLL。由于在同意無源元件的那些中仔細調整了時序，因此它們不提供廣泛的時鐘速度范圍。有一種人為的方法可以擴大采用采樣率轉換的ADC轉換速率的選擇范圍。雖然隨著數字電路的進步，采樣速率轉換對功耗的影響并不高，但這些轉換已成為高度調諧模擬電路的經濟實惠的替代方案。ADI公司提供多種ADC，提供采樣速率轉換選項。

采用開關電容濾波器的架構

精確時序可能影響性能的另一個特定領域是開關電容濾波。在設計精密ADC時，需要確保排除或充分衰減所有不需要的信號。ADC可能提供特定的嵌入式模擬和數字濾波。雖然ADC的數字濾波對抖動非常免疫，但任何形式的時鐘模擬濾波都會產生抖動依賴性。

當精密轉換器采用更先進的前端開關時，這一點尤其重要。雖然開關電容濾波器的理論可能是有益的，但我們只會參考綱要進行進一步的研究和分析。3

轉換器中常見的方案之一是相關雙采樣（CDS）。參見圖9，了解CDS剔除質量的性能如何隨三個不同質量級別的時鐘而變化。該圖顯示了抑制帶附近的信號。圖中顯示了x軸上以1為中心的開關電容濾波器。圖的中心不受數字濾波抑制，取決于模擬開關電容濾波器。需要高質量的時鐘來保持體面的剔除水平。即使對于測量直流信號，抖動也會通過混疊降低本應由硅片上的開關電容濾波器濾波的無用信號來破壞噪聲性能。數據手冊中可能沒有明確提及板載開關電容濾波器的存在。

圖9.開關電容濾波性能與時鐘質量 — 標記空間比

實用指南、問題來源和常見嫌疑人

現在我們已經展示了時鐘會增加麻煩的幾種方式，現在是時候看看技術來幫助您構建一個最小化抖動量的系統了。

時鐘信號反射

高質量的時鐘源可以具有非常急劇的上升和下降時間。這樣做的好處是可以降低轉換時的抖動噪聲。不幸的是，鋒利邊緣的好處是對正確布線和端接的嚴格要求。如果時鐘線未正確端接，則線路將受到原始時鐘信號中添加的反射波的影響。這個過程非常具有破壞性，相關的抖動水平很容易達到數百皮秒。在極端情況下，時鐘接收器能夠看到可能導致電路鎖定的額外邊沿。

圖 10.時鐘上的壞、更好和最佳電路設計（按降序排列）。

其中一種可能違反直覺的方法是用RC濾波器減慢邊緣，去除高頻成分。甚至可以使用正弦波作為時鐘源，同時等待具有50 Ω跟蹤和端接的新PCB。雖然過渡相對漸進，并且標記空間比可能會因數字輸入中的遲滯而偏斜，但這將減少抖動的反射分量。

電源噪聲

在將邊沿傳送到采樣開關之前，數字時鐘可能通過各種緩沖器和/或電平轉換器在ADC內路由。如果ADC具有模擬電源引腳，則使用電平轉換器，并可能成為抖動源。通常，芯片的模擬側將具有更高電壓的器件，具有更長的轉換時間，因此抖動靈敏度會提高。一些最先進的器件在板上的時鐘和線性電路之間進一步分離模擬電源。

圖 11.受DVDD、AVDD以及AGND和DGND之間不同電源域引入的噪聲干擾的采樣時間。

去耦電容：選擇合適的去耦電容

電源噪聲引起的抖動將因去耦質量而減少或放大。一些Σ-Δ調制器在模擬和數字側將具有大量數字活動。這可能導致具有信號或數字數據相關干擾的非特征雜散。高頻電荷輸送應限制在設備附近的短回路內。為了適應最短的鍵合線，好的設計沿芯片的細長側使用中心引腳。這些限制對于放大器和低頻芯片來說不是常見的問題，它們可能有 VDD和 V黨衛軍角處的引腳如圖 12 左側所示。PCB設計應利用這些功能，并在引腳附近保持高質量的電容器。

圖 12.線性電路（左）和時鐘電路（右）的供電方案。

圖 13.去耦電容的位置不正確（左）和正確（右），以降低抖動。

時鐘分頻器和時鐘信號隔離器

更快的時鐘具有較少的抖動，因此如果功率限制允許，在外部或內部使用分頻器來提供所需的采樣時鐘可以改善情況。設計帶隔離器的系統時，請檢查其脈沖寬度。如果標記空間比較差，則偏斜會干擾模擬性能，在極端情況下，可能會鎖定IC的數字側。在精密ADC中，您可能不需要光纖時鐘，但使用更高的頻率可以提供最終的性能。在圖14中，出于同樣的原因，AD9573在內部僅使用2.5 GHz來提供干凈的33 MHz和100 MHz。如果ADC之間不需要精確同步，晶體電路可以非常穩健，具有個位數ps抖動。對于精密ADC，晶體放大器在100 kHz輸入時的性能優于22位。這種性能是難以超越的，也解釋了為什么XTAL振蕩器在可預見的未來會一直存在。

圖 14.AD9573的詳細框圖

來自其他信號源的串擾

抖動的另一個來源與源自外部線路的時鐘干擾有關。如果時鐘源在能夠耦合的信號附近被錯誤地路由，則可能會對性能產生破壞性影響。如果干擾源與ADC工作無關且隨機，則會相當優雅地增加抖動預算。如果時鐘被ADC相關的數字信號污染，就會觀察到雜散。對于從屬ADC，CLK線路和SPI線路可以是獨立的時鐘，但這可能會導致公式9中定義的頻率出現問題，并混疊回第一個Nyqist區域。

建議使用鎖頻SPI和MCLK源。即使采取這種預防措施，SPI和MCLK也可能具有與給定時鐘的脈沖占空比相關的雜散。例如，如果ADC抽取128，而SPI讀取僅24位，則會產生與特定1/（24 t）和1/（104t）測量相關的拍頻的風險。因此，應使MCLK遠離鎖定的SPI線以及數據線。

接口和其他時鐘

在圖15中，標記了各種時序周期，這很容易干擾SFDR或導致抖動。當SPI通信未鎖定到MCLK的頻率時，可能會發生雜散。掌握布局技術是緩解此問題的最大資產。頻率表現為混疊降頻干擾源，但也表現為拍頻和互調產物。例如，如果SPI以16.01 MHz運行，MCLK以16 MHz運行，則可以預期在10 kHz時產生雜散。

除了良好的布局之外，減少雜散的另一種方法是將它們移到感興趣的波段之外。如果MCLK和SPI可以進行頻率鎖定，則可以避免很多干擾。即便如此，SPI中仍然存在空閑期的問題，導致場地繁忙，這仍然會造成干擾。您可以使用界面功能來發揮自己的優勢。ADC 中的接口特性可提供狀態字節或循環冗余校驗 （CRC）。這可能提供了一種抑制雜散的好方法，并具有這些功能的額外好處。空閑時鐘（甚至是未使用的 CRC 字節）有利于均勻填充數據幀。您可以選擇忽略CRC，但仍然可以獲得打開它們的好處。當然，這意味著數字線路上的額外功率（圖 18）。

圖 15.異步通信和時鐘的存在正在為混合雜散帶來麻煩和調查工作。

圖 16.MCLK 路由運行得太靠近交換機模式 PSU。

圖 17.本地采購的MCLK，帶有帶有SPI相關雜散的XTAL放大器。

圖 18.可以使用虛擬CRC或狀態來改善框架以消除雜散。

結論

2018年，ADI發布了AD7768-1，這是一款超高精度ADC，失調電壓低于100 μV，平坦頻率響應一直到100 kHz。它已成功設計到能夠超過 140 dB 的 SFDR 系統中，其中抖動已被證明在具有滿量程輸入的音頻頻段之外可以忽略不計。它包含一個板載RC振蕩器，能夠提供參考點來調試干擾時鐘源。這種內部RC雖然不提供低抖動，但可以提供微分方法來發現雜散源。ADC采用內部開關電容濾波技術，但也使用時鐘分頻器來減輕抗混疊濾波器的壓力。內部時鐘分頻器可確保一致的性能，從而能夠使用通常從隔離器接收的偏斜時鐘進行操作。電源位置非常適合通過短內部鍵合限制外部 ESR/ESL 效應。毛刺抑制在時鐘輸入焊盤中實現。使用應用板進行的性能掃描顯示抖動為30 ps rms的性能，這應該可以滿足廣泛的應用。如果您的任務是測量140+ dB的SFDR，AD7768-1可能是您最快的測量方法，其功耗僅為以前使用便捷電源軌所需功率的一小部分。

圖 19.AD7768-1的頻譜，具有正確設計的PCB和時鐘電路。

審核編輯：郭婷