第1部分介紹了 ESD 的基本概念及其與系統設計的關系。

第2部分為 ESD 系統設計提供了戰略指導，介紹了用于板載 ESD 保護的工具和組件。

第3部分（本篇博文）將介紹系統高效 ESD 設計 (SEED) 建模技術和 RF 前端 (RFFE) 設計的考慮因素。

綜合各種因素

通常，系統設計人員使用反復試驗的方法來添加 ESD 保護。那是否存在負面影響呢？僅使用組件級 ESD 規范不足以實現穩健的系統設計。我們的目標是預測最終手機設計的 ESD 性能，以創建一個提供 ESD 保護的萬無一失、一次性過關的系統設計。

最佳方法之一是使用模型來仿真IEC 61000-4-2接觸放電脈沖，這樣您就可以在確定 ESD 性能之后才投入時間和成本，用于實際的原型設計。

為此，我們采用系統高效ESD設計(SEED)方法。如果您有興趣了解有關 SEED 的更詳細信息，可以進一步閱讀 ESD 工業委員會白皮書系統級ESD第1部分：常見誤區及推薦的基本方法。

SEED 是一種板載和片上ESD保護的協同設計方法，它有助于分析和實現系統級 ESD 穩健性能。該方法要求對 ESD 應力事件期間的外部 ESD 脈沖之間的相互作用、完整的系統級板設計以及設備引腳特性有一個全面的了解。.

板載保護與片上保護
有關一級和二級 ESD 保護的細分以及 RFFE 保護的戰略，請參閱本博文系列第2部分。

SEED 建模和仿真的主要步驟

SEED 方法需要對系統的各種組件和軌跡進行建模和仿真。總體來說，使用 SEED 方法的建模和仿真步驟包括：

第 1 步：收集系統信息，例如：

PC 板 Gerber 文件，包括 PC 板材料規格（堆疊文件、傳輸線規格等）

瞬態電壓抑制器(TVS)、電感和電容的器件型號（S?參數、I-V 特性、ESD 額定值、IV-TLP 特性等）

RF 前端模塊 I/O 引腳的片上 ESD 保護模型（IV-TLP 測量、S?參數、ESD 額定值等）

第 2 步：運行瞬態和 RF 仿真，對 ESD 保護器件在系統級 ESD 應力和正常工作期間的行為進行建模。

建模和仿真工具
當今的 RF 工程師使用多種設計工具。僅舉幾個例子，包括：

Keysight Technologies高級設計系統(ADS)

National InstrumentsAWR設計環境–Microwave Office

SPICE仿真軟件

這些工具均適用于您的 ESD SEED 仿真。

具體步驟：如何進行 SEED 仿真

讓我們通過一個簡單的示例來說明如何使用 SEED 方法來設計 ESD 保護。

首先，您需要確定系統中所需的隔離阻抗，以確保 IC 引腳的峰值 ESD 電流和電壓在片上（次級鉗位）保護能力的范圍內。這通過利用 IEC 應力模型和板載 TVS 組件的傳輸線脈沖(TLP)數據（初級鉗位）和 IC 接口引腳（次級鉗位）創建仿真來完成。

最終，您的目標是確認實現系統 ESD 保護所需的組件。為此，需完成以下步驟：

創建 ESD 脈沖。

加載 Gerber 文件。

將所有其他組件加載到建模軟件中。

運行仿真以確定 RFFE 引腳處的 IEC 應力水平。

確定實現板載 ESD 保護所需的組件。

將組件添加到模型中。

重新運行仿真以驗證添加的組件是否有效。

通過 ESD 測試后，進行最終的 PC 板布局。

讓我們對每一步進行詳細闡述。

第 1 步：使用 IEC61000-4-2 規范值來創建 ESD 脈沖

將如下所示的RLC（電阻-電感-電容）電路的模型原理圖加載到仿真工具中，并驗證是否得到如下所示的波形。該模型將仿真 ESD 脈沖。請注意，某些值可能需要調整才能獲得精確的波形。

第 2 步：加載 Gerber 文件

接下來，使用 3D Gerber 布局文件來評估 PC 板的走線。將這些文件放入建模軟件中。對布局軌跡進行建模，例如微帶線的尺寸。

第 3 步：將所有其他組件加載到建模軟件中

這些組件包括：

TLP I/O 器件引腳數據

匹配組件

傳輸線組件

第 4 步：運行仿真

加載完所有組件后，您希望查看結果如何。此時，您要確定 RFFE 引腳的 IEC 應力水平。如果該水平值超出內部 IC 保護的能力，那么您將需要添加板載 ESD 保護，例如隔直電容、TVS 二極管等。

第 5 步：確定實現板載 ESD 保護所需的組件

我們在本系列博文的第 2 部分中介紹了ESD保護的不同組件和戰略。比較可用的各個保護組件，以確定最適合您設計的組件。

例如，假設仿真顯示您的系統需要額外的板載保護。下圖顯示了通過比較 TLP 模型的數據查看的幾個組件。橙色線是采用 Qorvo RFFE 模塊端口的 TLP 模型。其他三個 TLP 模型是正在評估的 TVS 組件。根據以下 TLP 數據，組件 1 和組件 2 是兩個最佳選擇。它們都符合我們的系統要求；然而，進一步分析了位移回跳區域后，我們選擇組件 1，因為它的觸發電壓更低。觸發電壓更低意味著 TVS 不太可能通過削弱系統信號性能影響我們的設計。

我們選擇了 TVS 組件后，將其放置在正確的板載位置也非常重要。如下圖所示，將 TVS 移近 ESD 入口點可以最大限度地降低 ESD 能量。PC 板的走線可根據 TVS 位置增加和減少第一個峰值電流的幅度。

第 6 步：將組件添加到模型中

一旦選擇了 ESD 保護元件（在我們的示例中為 TVS 二極管），您需要將它們添加到仿真中，如下所示。

第 7 步：重新運行仿真以驗證添加的板載 ESD 組件是否有效

現在所有數據都加載到您的仿真中，您可以運行瞬態模擬，分析 RF 路徑的電流/電壓曲線，并調整內部引腳（例如模塊引腳）上的最小殘留值以及系統性能。

注意：緊湊型仿真器支持使用 S 參數數據進行瞬態模擬。S 參數數據也可以在需要時轉換為集總模型。

最終目標是您的系統設計能通過 IEC 應力測試。不同的應用將需要不同的組件或戰略，而在設計階段初期對它們進行建模將有助于提高通過 IEC 認證的可能性。

第 8 步：進行最終的 PC 板布局

一旦您的設計通過了仿真，您就可以進行最終的系統 PC 板布局。使用 SEED 的不同之處在于，您直到完成板載 ESD 保護仿真與建模之后才進行系統 PC 板布局——而不是在設計階段的初期。

使用 SEED 提高通過 ESD 認證的可能性

SEED 能夠更好地理解系統性能和 IC ESD 設計功能。IV-TLP 曲線提供有關片上、模塊內和板載 ESD 功能的所需信息。將瞬態模擬添加到曲線圖上，即可評估片上和板載 ESD 保護器件的整體行為，以及它們在系統級 ESD 應力下的協同表現。這樣，從硬件開發的初始階段就能夠放心地構建最佳協同設計——最終可提高效率并降低總體設計成本。

審核編輯黃昊宇