作者：Alan Righter, Brett Carn, and The EOS/ESD Association

帶電器件模型 （CDM） ESD 被認為是表示 ESD 充電和快速放電的主要實際 ESD 模型，也是當今集成電路 （IC） 制造和組裝中使用的自動化處理設備中可能發(fā)生的情況的最佳表示。眾所周知，到目前為止，在制造環(huán)境中處理器件期間，IC受到ESD損壞的最大原因是帶電器件事件。

充電設備型號路線圖

隨著IC對更高速IO的需求不斷增加，以及將更多功能集成到單個封裝中的需求推動了更大的封裝尺寸，努力保持JEP157中討論的推薦目標CDM水平2, 3將是一個挑戰(zhàn)。還應該注意的是，雖然技術(shù)縮放可能不會對目標水平（至少低至14 nm）產(chǎn)生直接影響，但在這些先進技術(shù)中引入改進的晶體管性能也可以實現(xiàn)更高的IO性能（傳輸速率），這也會使IO設計人員難以實現(xiàn)當前的目標水平。由于不同測試儀之間的充電電阻不一致，請查看已發(fā)布的ESD協(xié)會（ESDA）到2020年的路線圖4表明清潔發(fā)展機制目標水平需要再次降低，如圖1所示。

圖1.帶電設備型號靈敏度限制了 2010 年及以后的預測（版權(quán)所有 ?2016 EOS/ESD 協(xié)會公司）。

雖然快速瀏覽圖1不會表明清潔發(fā)展機制目標水平的范圍發(fā)生重大變化，但進一步查看ESDA提供的數(shù)據(jù)和圖2所示的數(shù)據(jù)表明，預計清潔發(fā)展機制ESD目標水平的分布將發(fā)生重大變化。

圖2.前瞻性帶電設備型號靈敏度分布組（版權(quán)所有 ?2016 EOS/ESD 協(xié)會）。

為什么討論此更改很重要？它指出需要一種一致的方式來測試整個電子行業(yè)的CDM，而不會因擁有多個測試標準而產(chǎn)生一些不一致的情況。現(xiàn)在比以往任何時候都更重要的是確保制造業(yè)為ESDA討論的CDM路線圖做好充分準備。該準備工作的一個關(guān)鍵部分是確保制造部門從每個半導體制造商那里獲得有關(guān)其器件CDM魯棒性水平的一致數(shù)據(jù)。對統(tǒng)一的清潔發(fā)展機制標準的需求從未如此強烈。再加上持續(xù)的技術(shù)進步，也可能推動更高的 IO 性能。這種對更高IO性能的需求（以及對減小引腳電容的需求）可能使IC設計人員除了降低目標電平之外別無選擇，這反過來又需要更精確的測量（在ANSI/ESDA/JEDEC JS-002中解決）。

新的聯(lián)合標準

在ANSI/ESDA/JEDEC JS-002之前，有四個現(xiàn)有標準：傳統(tǒng)的JEDEC （JESD22-C101），5ESDA S5.3.1，6AEC Q100-011，7和 EIAJ ED-4701/300-2 標準。8ANSI/ESDA/JEDEC JS-002（帶電設備型號，設備級別）9這是將這四個現(xiàn)有標準統(tǒng)一為單一標準的主要推動力。雖然所有這些方法都能產(chǎn)生有價值的信息，但多個標準的存在對行業(yè)沒有好處。不同的方法通常會產(chǎn)生不同的通過水平，并且多個標準的存在要求制造商支持多種測試方法，而不會增加有意義的信息。因此，至關(guān)重要的是，眾所周知，IC的帶電器件抗擾度的單一測量水平是眾所周知的，以確保CDM ESD設計策略得到正確實施，并且IC的帶電器件抗擾度與將要暴露的制造環(huán)境中的ESD控制水平相匹配。

JS-002由ESDA和JEDEC CDM聯(lián)合工作組（JWG）于2009年聯(lián)合開發(fā)，以解決這一問題。此外，聯(lián)合工作組希望根據(jù)自引入FICDM以來的經(jīng)驗教訓，對現(xiàn)場誘導清潔發(fā)展機制（FICDM）方法進行技術(shù)改進。10最后，JWG 希望盡量減少對電子行業(yè)的干擾。為了減少行業(yè)中斷，工作組決定，聯(lián)合標準不應要求購買全新的現(xiàn)場感應CDM測試儀，并且通過/失敗級別應盡可能接近JEDEC CDM標準。由于JEDEC標準是使用最廣泛的CDM標準，這使得JS-002與當前制造業(yè)對CDM的理解保持一致。

雖然JEDEC和ESDA測試方法非常相似，但這兩個標準之間存在許多需要解決的差異。JS-002還試圖解決一些技術(shù)問題。下面列出了一些最重要的問題。

標準之間的差異

場板介電厚度

用于驗證系統(tǒng)的驗證模塊

示波器帶寬要求

波形校驗參數(shù)

標準的技術(shù)問題

測量帶寬要求對于 CDM 來說太慢

JEDEC 標準中的脈沖寬度是人為寬的

波形和設備幾何形狀要求迫使隱藏電壓調(diào)整

為了解決目標并協(xié)調(diào)，進行了以下硬件和測量選擇。在五年的文件創(chuàng)建過程中，為作出這些決定進行了廣泛的衡量。

硬件選擇

使用JEDEC介電厚度

使用JEDEC硬幣進行波形驗證

禁止在放電路徑中使用鐵氧體

測量選擇

需要 6 GHz 最低帶寬示波器進行系統(tǒng)驗證/驗收

允許使用 1 GHz 示波器進行常規(guī)系統(tǒng)驗證

最大限度地減少數(shù)據(jù)中斷并討論隱藏的電壓調(diào)整

使目標峰值電流與現(xiàn)有 JEDEC 標準保持一致

指定與JEDEC應力水平匹配的測試條件;對于 JS-002 測試結(jié)果，我們指的是測試條件 （TC），對于 JEDEC 和 AEC，我們指的是伏特

針對 JS-002 調(diào)整了場板電壓，以提供符合傳統(tǒng) JEDEC 峰值電流要求的正確峰值電流

確保大包裝充滿電

為了確保大包裹的完全充電，引入了一個新程序

以下各節(jié)將介紹這些改進。

JS-002 硬件選擇

JS-002 CDM硬件平臺代表了ESDA S5.3.1探頭組件或測試頭放電探頭和JEDEC JESD22-C101驗證模塊和場板電介質(zhì)的組合。圖 3 顯示了此硬件比較。ESDA探頭組件設計為放電路徑中沒有特定的鐵氧體。FICDM測試儀制造商發(fā)現(xiàn)，鐵氧體是必要的，因此添加鐵氧體是為了增加半峰全寬（FWHH）規(guī)定的最小值500 ps，并將Ip2（第二波形峰值）降低到第一峰Ip1的50%以下，以滿足傳統(tǒng)的JEDEC要求。JS-002去除該鐵氧體以消除放電中的限制因素，從而產(chǎn)生更精確的放電波形，從而消除使用高帶寬示波器在Ip1處看到的振鈴。

圖3.JEDEC 和 JS-002 平臺硬件原理圖。

圖 4 顯示了 ESDA 和 JEDEC CDM 標準驗證模塊的差異。ESDA 標準提供了兩種介電厚度選項的選項，可與其驗證模塊結(jié)合使用（第二個選項是在其模塊和場板之間附加（高達 130 μm）塑料薄膜，用于測試帶有金屬封裝蓋的設備）。JEDEC 驗證模塊/FR4 電介質(zhì)代表一個小型/大型驗證模塊和電介質(zhì)選項，由更大的 JEDEC 標準用戶社區(qū)支持。

圖4.ESDA 和 JEDEC 驗證模塊比較。JS-002 使用 JEDEC 模塊。

JS-002 測量選擇

在JS-002標準制定的數(shù)據(jù)收集階段，CDM JWG發(fā)現(xiàn)需要更高帶寬的示波器來準確測量CDM波形。1 GHz帶寬示波器無法捕獲真正的第一個峰值。圖 5 和圖 6 對此進行了說明。

圖5.大型 JEDEC 驗證模塊在 500 V JEDEC 與 1 GHz 時.JS-002 TC500 的 CDM 波形。

圖6.大型 JEDEC 驗證模塊在 500 V JEDEC 與 6 GHz 時.JS-002 TC500 的 CDM 波形。

常規(guī)波形檢查，例如每日或每周檢查，仍然可以使用 1 GHz 帶寬示波器完成。然而，跨實驗室測試站點的分析表明，高帶寬示波器提供了更好的站點間相關(guān)性。11建議使用高帶寬示波器進行例行檢查和季度檢查。年度驗證或測試儀硬件更改或維修后的驗證需要高帶寬示波器。

測試儀 CDM 電壓設置

CDM JWG還發(fā)現(xiàn)，在測試儀平臺上，實際板電壓設置需要發(fā)生顯著變化（例如，在特定電壓設置下為100 V或更高），才能獲得先前ESDA和JEDEC標準中的標準測試波形合規(guī)性。這在任何標準中都沒有描述。JS-002在確定將第一個峰值電流（以及由測試條件表示的電壓）調(diào)整到JEDEC峰值電流水平所需的失調(diào)或因子方面是獨一無二的。JS-002的附錄G對此進行了詳細說明。表 1 顯示了包含此功能的驗證數(shù)據(jù)示例。

確保超大型設備在設定的測試條件下充滿電

在JS-002開發(fā)的數(shù)據(jù)收集階段，發(fā)現(xiàn)了另一個與測試儀相關(guān)的問題，即一些測試系統(tǒng)在放電前沒有將大型驗證模塊或設備完全充電至其設定電壓。研究發(fā)現(xiàn)，高值場板充電電阻（充電電源和場板之間的串聯(lián)電阻）在測試系統(tǒng)之間不一致，影響了全板電壓充電所需的延遲時間。因此，測試儀的第一峰值放電電流可能會有所不同，從而影響CDM的通過/失敗分類，特別是對于大型器件。

因此，編寫了信息性附錄H（“確定大型模塊或設備完全充電的適當充電延遲”）來描述確定設備完全充電所需延遲時間的程序。當發(fā)現(xiàn)峰值電流飽和點（其中Ip達到與較長的衰減時間設置無關(guān)的基本恒定值）時，達到適當?shù)某潆娧舆t時間，如圖7所示。確定此延遲時間可確保非常大的器件在放電前充滿電至設定的測試條件。

圖7.峰值電流與充電時間延遲的關(guān)系圖示例，顯示飽和點/充電時間延遲。9

JS-002在電子行業(yè)的逐步實施

JS-002標準取代并淘汰了ESDA S5.3.1 CDM標準，適用于使用S5.3.1作為標準的公司。對于以前使用JESD22-C101的用戶，JEDEC可靠性測試規(guī)范文檔JESD47（指定JEDEC電子元件的所有可靠性測試方法）最近進行了更新，以指定JS-002代替JESD22-C101（2016年底）。JEDEC成員公司過渡到JS-002的逐步實施期現(xiàn)已生效。包括ADI和英特爾在內(nèi)的許多公司已經(jīng)過渡到使用JS-002對所有新產(chǎn)品進行測試。

國際電工委員會（IEC）最近批準并更新了其CDM測試標準IS 60749-28。12本標準將JS-002整體納入其指定的測試標準。

汽車電子委員會（AEC）目前有一個CDM子團隊委員會，更新Q100-011（集成電路）和Q101-005（無源元件）汽車設備CDM標準文件，以納入JS-002，并具有AEC指定的測試使用條件。這些預計將于2017年底完成并獲得批準。

總結(jié)

當我們查看ESDA提供的CDM ESD路線圖時，在更高的IO性能的推動下，CDM目標水平將繼續(xù)降低。制造商對設備級CDM ESD耐受電壓的認識比以往任何時候都更加重要，并且無法通過來自不同CDM ESD標準的不一致的產(chǎn)品CDM結(jié)果來準確傳達。ANSI/ESDA/JEDEC JS-002有機會成為第一個真正的全行業(yè)CDM測試標準。去除CDM測試頭放電路徑中的電感可顯著提高放電波形的質(zhì)量。用于驗證的高帶寬示波器的引入、將測試條件波形驗證級別提高到五個，以及保證正確的充電延遲時間，所有這些都顯著減少了測試結(jié)果的跨實驗室差異，從而提高了站點之間的可重復性。這對于確保向制造部門提供一致的數(shù)據(jù)至關(guān)重要。隨著JS-002在整個電子行業(yè)的接受，該行業(yè)將能夠更好地應對未來的ESD控制挑戰(zhàn)。

審核編輯：郭婷