臺(tái)積電在2022 IEDM上發(fā)表了兩篇關(guān)于3nm的論文；“Critical Process features Enabling Aggressive Contacted Gate Pitch Scaling for 3nm CMOS Technology and Beyond”和“A 3nm CMOS FinFlex Platform Technology with Enhanced Power Efficiency and Performance for Mobile SOC and High Performance Computing Applications”。

當(dāng)我在演講前閱讀這兩篇論文時(shí)，我的第一反應(yīng)是第一篇論文描述了臺(tái)積電的 N3 工藝，第二篇論文描述了 N3E 工藝，這在第二次演講中得到了演講者的證實(shí)。

我的第二個(gè)反應(yīng)是這些論文延續(xù)了臺(tái)積電盡量減少所呈現(xiàn)的技術(shù)細(xì)節(jié)數(shù)量的習(xí)慣。在這兩篇論文中，電氣結(jié)果至少以實(shí)數(shù)為單位，但第一篇論文只有 Contacted Gate Pitch，第二篇論文只有最小金屬間距。我覺得這非常令人沮喪，一旦零件進(jìn)入公開市場，內(nèi)部人員和臺(tái)積電的競爭對手可能已經(jīng)知道它們是什么，關(guān)鍵pitch將被測量和披露，我不認(rèn)為呈現(xiàn)高質(zhì)量的技術(shù)論文會(huì)有什么問題。

N3工藝

在第一篇論文中，臺(tái)積電公開了 45nm 的 Contacted Gate Pitch（Contacted Poly Pitch，如我所描述的 CPP）。CPP 由柵極長度 (Lg)、接觸間隔厚度 (Tsp) 和接觸寬度 (Wc) 組成，如圖 1 所示。

圖 1.CPP。

從圖 1 中，我們可以看到臺(tái)積電通過減少構(gòu)成 CPP 的所有三個(gè)元素來減少每個(gè)新節(jié)點(diǎn)的 CPP。邏輯設(shè)計(jì)是通過使用標(biāo)準(zhǔn)單元完成的，而 CPP 是標(biāo)準(zhǔn)單元寬度的主要驅(qū)動(dòng)因素，因此縮小 CPP 是提高新節(jié)點(diǎn)密度的關(guān)鍵部分。

最小 Lg 是溝道柵極控制的函數(shù)，例如從具有不受約束的溝道厚度的單柵極平面器件轉(zhuǎn)移到具有 3 個(gè)柵極圍繞薄溝道的 FinFET，從而實(shí)現(xiàn)更短的 Lg。FinFET 的柵極控制在鰭底部最弱，優(yōu)化至關(guān)重要。圖 2 說明了多個(gè) TSMC 節(jié)點(diǎn)的 DIBL 與 Lg，以及優(yōu)化鰭片如何減少當(dāng)前工作的 DIBL。

圖 2. DIBL 與 Lg。

縮小 CPP 的第二個(gè)因素是 Tsp 厚度。除非墊片（spacer）經(jīng)過優(yōu)化以降低 k 值，否則降低 Tsp 會(huì)增加寄生電容。圖 3 說明了 TSMC 對低 k 間隔物與氣隙間隔物的研究。臺(tái)積電發(fā)現(xiàn)低 k 間隔物是縮放 CPP 的最佳解決方案。

圖 3. 與柵極間隔器的接觸。

CPP 的最后一個(gè)元素是接觸寬度。在這項(xiàng)工作中，開發(fā)了一種優(yōu)化的自對準(zhǔn)接觸 (SAC) 方案，可提供較低的接觸電阻。圖 4 的左側(cè)說明了 SAC，右側(cè)說明了電阻改善。

圖 4. 自對準(zhǔn)觸點(diǎn)。

這項(xiàng)工作使 N3 工藝具有 0.0199μm 2的高密度 SRAM 尺寸。隨著臺(tái)積電推進(jìn)其 2nm 工藝，這項(xiàng)工作也很重要。在 2nm 時(shí)，臺(tái)積電將轉(zhuǎn)向一種稱為水平納米片 (HNS) 的環(huán)柵 (GAA) 架構(gòu)，HNS 可實(shí)現(xiàn)更短的 Lg（4 個(gè)柵極而不是三個(gè)圍繞一個(gè)薄柵極），但 Wc 和 Tsp 將還是有待優(yōu)化。

N3E工藝

臺(tái)積電將 N3E 工藝描述為 N3 的增強(qiáng)版本，有趣的是，N3E 被認(rèn)為比 N3 實(shí)現(xiàn)了更寬松的間距，例如 CPP、M0 和 M1 都被認(rèn)為出于性能和良率的原因而被放松。關(guān)于臺(tái)積電 N3 是否準(zhǔn)時(shí)，有不同的說法。我的看法是，N5 進(jìn)入風(fēng)險(xiǎn)始于 2019 年，到 2020 年圣誕節(jié)，商店中出現(xiàn)了配備 N5 芯片的 Apple iPhone。N3 進(jìn)入風(fēng)險(xiǎn)從 2021 年開始，配備 N3 芯片的 iPhone 要到明年才能上市。在我看來，這個(gè)過程至少晚了 6 個(gè)月。在本文中，公開了尺寸為 0.021 μm 2的高密度 SRAM 單元。大于 0.0199 μm 2的 N3 SRAM 單元。N3 的產(chǎn)率通常被描述為良好，提到了 60% 到 80%。

本文討論的這個(gè)過程有兩個(gè)主要特點(diǎn)：

FinFlex

最小金屬間距為 23 納米，銅互連采用“創(chuàng)新”襯里以實(shí)現(xiàn)低電阻。

FinFlex 是一種混合和匹配策略，具有雙高度cell，可以是頂部 2 鰭cell，底部 1 鰭cell以獲得最大密度，2 鰭cell超過 2 鰭cell作為中等性能和密度，以及 3 鰭超過 2 個(gè)鰭狀的cell可實(shí)現(xiàn)最佳性能。這為設(shè)計(jì)人員提供了很大的靈活性來優(yōu)化他們的電路。

圖 5 說明了各種 FinFlex 配置，圖 6 將每種配置的規(guī)格與 5nm 的標(biāo)準(zhǔn) 2 over 2 鰭式cell進(jìn)行了比較。

圖 5. FinFlex cell。

圖 6. 3nm FinFlexcell性能與 5nm cell的對比。

本文中的繪圖是 15 級(jí)金屬堆疊在大約 550 歐姆時(shí)的通孔電阻分布。在目前的工藝中，功率通過金屬堆疊的頂部進(jìn)入，必須通過通孔鏈向下傳輸?shù)皆O(shè)備，550 歐姆的電源線電阻很大。這就是英特爾、三星和臺(tái)積電都宣布為其 2 納米級(jí)工藝提供背面供電的原因。隨著晶圓的極度減薄，從背面引入電源的通孔應(yīng)能使通孔電阻提高 10 倍以上。

比較

作為讀者，您可能會(huì)有一個(gè)問題，即此工藝與三星的 3nm 工藝相比如何。臺(tái)積電仍在使用 FinFET，而三星已過渡到 GAA——他們稱之為多橋 HNS。

根據(jù)我們的計(jì)算，在 5nm 節(jié)點(diǎn)，臺(tái)積電最密集的邏輯單元是三星最密集邏輯單元密度的 1.30 倍。如果您查看圖 6 中的 TSMC 密度值，在 5nm 中，2-2 鰭式單元的密度比 2-2 單元高 1.39 倍，而 2-1 單元的密度提高了 1.56 倍。三星有兩個(gè)版本的 3nm，SF3E（3GAE）版本比 5nm 密度高 1.19 倍，SF3（3GAP）版本比 5nm 密度高 1.35 倍，進(jìn)一步落后于臺(tái)積電行業(yè)領(lǐng)先的密度。我也相信臺(tái)積電在 3nm 上有更好的性能和更好的功率，盡管三星已經(jīng)縮小了功率差距可能是由于 HNS 工藝。

審核編輯 ：李倩