本應(yīng)用筆記介紹了如何對(duì)Maxim的DS314xx時(shí)鐘同步IC進(jìn)行現(xiàn)場(chǎng)升級(jí)，以接受并鎖定至1Hz輸入時(shí)鐘信號(hào)。它還描述了在少數(shù)情況下需要1Hz時(shí)鐘監(jiān)控功能和系統(tǒng)軟件支持。有了這些元件，使用DS314xx器件構(gòu)建的系統(tǒng)就可以與1Hz和更高速輸入時(shí)鐘的任意組合實(shí)現(xiàn)符合標(biāo)準(zhǔn)的時(shí)鐘同步行為。

介紹

Maxim的DS314xx系列時(shí)鐘同步IC是功能強(qiáng)大、靈活的電信系統(tǒng)同步定時(shí)解決方案。這些器件最初設(shè)計(jì)用于鎖定2kHz至750MHz的輸入時(shí)鐘頻率，該頻率范圍可滿足大多數(shù)電信系統(tǒng)的需求。然而，有時(shí)電信系統(tǒng)必須與1Hz或1PPS（每秒一個(gè)脈沖）輸入時(shí)鐘信號(hào)同步。例如，這種定時(shí)信號(hào)可能來自GPS接收器或IEEE? 1588從功能。

Maxim為滿足這一需求，為DS314xx系列開發(fā)了一個(gè)1Hz初始化腳本。此腳本提供系統(tǒng)內(nèi)軟件升級(jí)。使用此腳本進(jìn)行配置后，DS314xx器件中的DPLL可以直接鎖定至1Hz信號(hào)，并可以在1Hz時(shí)鐘和更高頻率時(shí)鐘之間執(zhí)行無中斷切換。Maxim在實(shí)驗(yàn)室中驗(yàn)證了使用該腳本升級(jí)的DS31400的系統(tǒng)可以滿足ITU-T G.813選項(xiàng)1和2、ITU-T G.8262選項(xiàng)1和2、Telcordia GR-1244-CORE層3中的時(shí)鐘同步要求，以及Telcordia GR-253-CORE的同步要求。合規(guī)性報(bào)告可應(yīng)要求提供。

本應(yīng)用筆記涵蓋以下主題：

采用1Hz輸入時(shí)鐘工作的DS314xx器件設(shè)置要求

鎖定至1Hz輸入時(shí)鐘時(shí)重新定義DS314xx寄存器字段

需要對(duì) 1Hz 輸入時(shí)鐘進(jìn)行外部監(jiān)控

系統(tǒng)軟件需要支持，以實(shí)現(xiàn)標(biāo)準(zhǔn)合規(guī)性

本應(yīng)用筆記假設(shè)讀者了解電信系統(tǒng)中的時(shí)鐘同步以及Maxim的DS314xx時(shí)鐘同步IC中的至少一個(gè)。

設(shè)置要求

振蕩器

對(duì) 1Hz 輸入沒有特殊要求。使用與沒有 1Hz 輸入時(shí)鐘的應(yīng)用相同的 TCXO 或 OCXO。Maxim的一致性測(cè)試是用TCXO完成的。

需要 1Hz 初始化腳本

必須修改 DPLL 行為才能使用 1Hz 輸入時(shí)鐘。必須執(zhí)行初始化文件中列出的寫入序列，才能將 DPLL 配置為使用 1Hz 輸入時(shí)鐘。該腳本可從DS31400網(wǎng)頁（“軟件/型號(hào)”標(biāo)題下的“技術(shù)文檔”選項(xiàng)卡）下載。該腳本可用于任何DS314xx器件。

輸入時(shí)鐘鎖定頻率

設(shè)置 ICCR1。LKFREQ=0xE 表示 1Hz 輸入。
1Hz 初始化腳本將以前未使用的0xE解碼分配為 1Hz。

禁用 1Hz 輸入的輸入時(shí)鐘監(jiān)視器

DS314xx輸入時(shí)鐘監(jiān)測(cè)邏輯不是為1Hz輸入時(shí)鐘設(shè)計(jì)的。因此，必須為每個(gè) 1Hz 輸入時(shí)鐘禁用以下內(nèi)容：

頻率監(jiān)測(cè)硬限值（ICCR2.硬化=0）

粗頻監(jiān)測(cè)（ICCR2.FREN=0）

使用漏水桶累加器 （ICLBS=0） 進(jìn)行活動(dòng)監(jiān)控。

具有kHz和MHz頻率的輸入時(shí)鐘可由DS314xx器件正常監(jiān)測(cè)。

DPLL 設(shè)置

對(duì)于預(yù)計(jì)滿足 ITU-T G.813 SEC、ITU-T G.8262 EEC 或 Telcordia GR-1244 第 3 層時(shí)鐘同步要求的 DPLL，需要以下設(shè)置：

DPLLCR6.自動(dòng)帶寬=0

DPLLCR6.LIMINT=1（重置默認(rèn)值）

DPLLCR1.UFSW=1

DPLLCR4.LBW=00111（將帶寬設(shè)置為 0.06Hz 或更低）

DPLLCR6.PBOEN=1（重置默認(rèn)值）

DPLLCR5.FLEN=0

此外，建議使用以下設(shè)置：

HRDLIM[15：0]=421Eh，DPLL 頻率限制為 ±9.5ppm

DPLLCR5.FLLOL=1（重置默認(rèn)值），當(dāng)達(dá)到 HARDLIM 時(shí)，會(huì)導(dǎo)致 DPLL 失去鎖定

DPLLCR2.HOMODE=10，MINIHO=10，指定使用5.8min保持平均值

DS314xx_1Hz.mfg初始化腳本將DS314xx IC中的DPLL1配置為上述必需和推薦設(shè)置。

鎖定至1Hz輸入時(shí)鐘時(shí)重新定義寄存器字段

相場(chǎng)

當(dāng)DPLL鎖定到1Hz輸入時(shí)鐘時(shí)，PHASE場(chǎng)被重新定義為具有納秒單位和1ns分辨率。當(dāng)DPLL被鎖定到kHz或MHz輸入時(shí)鐘時(shí)，相位寄存器的行為如數(shù)據(jù)手冊(cè)中所述。

FINELIM和COARSELIM油田

當(dāng) DPLL 鎖定到 1Hz 輸入時(shí)鐘時(shí)，F(xiàn)INELIM 字段沒有任何意義，必須忽略。COARSELIM 字段指定 DPLL 的相位限制。此外，重新定義了粗塞利姆，使DPLL的相位限制為2粗塞利姆× 32 秒。當(dāng)相位字段中的值超過此相位限制時(shí)，PALARM 狀態(tài)位在 PLL1SR 或 PLL2SR 中設(shè)置。然后，DPLL 狀態(tài)機(jī)立即轉(zhuǎn)換到鎖定丟失狀態(tài)。當(dāng)DPLL鎖定到kHz或MHz輸入時(shí)鐘時(shí)，F(xiàn)INELIM和COARSELIM場(chǎng)的行為與數(shù)據(jù)手冊(cè)中所述相同。

1Hz 信號(hào)需要外部監(jiān)控

外部監(jiān)控

DS314xx輸入時(shí)鐘監(jiān)視邏輯不能監(jiān)視1Hz輸入時(shí)鐘。此外，DS314xx DPLL不能因缺乏活動(dòng)（即缺少時(shí)鐘邊沿）或頻率偏移而使1Hz輸入時(shí)鐘失效。如果1Hz輸入時(shí)鐘需要活動(dòng)和/或頻率監(jiān)測(cè)，則必須在DS314xx器件外部進(jìn)行監(jiān)測(cè)。

對(duì)于來自系統(tǒng)或子系統(tǒng)（如 GPS 接收器或 IEEE 1588 從站）的 1Hz 信號(hào)，1Hz 信號(hào)源可能已經(jīng)執(zhí)行了所需的監(jiān)控。在這種情況下，系統(tǒng)軟件可以從源接收時(shí)鐘狀態(tài)信息，并可以使用適當(dāng)?shù)腣ALCR位驗(yàn)證和失效1Hz時(shí)鐘。

如果1Hz信號(hào)源不執(zhí)行所需的監(jiān)視，則可以在FPGA邏輯中構(gòu)建監(jiān)視電路。來自DS314xx器件的高速時(shí)鐘信號(hào)（例如50MHz或100MHz）可以路由到FPGA。FPGA中的邏輯可以計(jì)算1Hz時(shí)鐘每個(gè)周期中的高速時(shí)鐘周期數(shù)。使用100MHz時(shí)鐘信號(hào)，可以以0.01ppm的分辨率以這種方式測(cè)量頻率。如果發(fā)現(xiàn)測(cè)量頻率過高或過低，F(xiàn)PGA的監(jiān)控邏輯可以指示頻率超出規(guī)格。然后，系統(tǒng)軟件可以使用DS314xx器件中適當(dāng)?shù)腣ALCR位使1Hz時(shí)鐘失效。

當(dāng) 1Hz 時(shí)鐘的 VALCR 位被清除時(shí)，DPLL 會(huì)自動(dòng)鎖定到下一個(gè)最高優(yōu)先級(jí)、有效輸入時(shí)鐘，如果沒有其他時(shí)鐘可用，則進(jìn)入保持狀態(tài)。其他輸入可以是 1Hz 或更高速時(shí)鐘的任意組合。

當(dāng)1Hz輸入時(shí)鐘有缺陷時(shí)，DS314xx DPLL能做什么和不能做什么

當(dāng) DPLL 鎖定到停止切換的 1Hz 輸入時(shí)鐘（例如電纜斷開）時(shí)，DPLL 無法快速識(shí)別信號(hào)未切換。這是因?yàn)楫?dāng)信號(hào)存在時(shí)，DPLL 每秒僅接收一次相位更新。DPLL 確實(shí)會(huì)在幾秒鐘內(nèi)離開“鎖定”狀態(tài)，然后可能會(huì)在“預(yù)鎖定/預(yù)鎖定2”、“鎖定”和“丟失”之間更改狀態(tài)，而不會(huì)保留。

當(dāng)DPLL離開鎖定狀態(tài)（如果使能，可能導(dǎo)致DS314xx INTREQ引腳出現(xiàn)中斷請(qǐng)求）時(shí)，系統(tǒng)軟件應(yīng)做出反應(yīng)，假設(shè)1Hz輸入錯(cuò)誤，然后清除VALCR位。這允許 DPLL 切換到下一個(gè)有效輸入，或者在沒有其他輸入時(shí)鐘可用時(shí)進(jìn)入保留狀態(tài)。

如果系統(tǒng)軟件沒有使錯(cuò)誤的 1Hz 時(shí)鐘失效，并且 DPLL 在恢復(fù)時(shí)仍在嘗試鎖定 1Hz 信號(hào)，則 DPLL 拉入可能會(huì)非常慢。具體來說，DPLL頻率可能會(huì)一直移動(dòng)到HRDLIM場(chǎng)設(shè)置的正或負(fù)限值，然后最終拉入并鎖定到1Hz輸入時(shí)鐘。這個(gè)拉入過程可能需要數(shù)十或數(shù)百秒。如果系統(tǒng)軟件檢測(cè)到DPLL頻率與標(biāo)稱值相差太遠(yuǎn)，則可以通過清除然后設(shè)置輸入時(shí)鐘的VALCR位來進(jìn)行干預(yù)。這允許 DPLL 使用其相位構(gòu)建例程在幾秒鐘內(nèi)拉入和鎖定。

保留進(jìn)入和退出所需的額外步驟

當(dāng)配置為1Hz工作時(shí)，DS314xx DPLL在接收到來自DS314xx輸入時(shí)鐘模塊的“新選擇基準(zhǔn)”信號(hào)之前無法離開保持狀態(tài)。為確保以 1Hz 時(shí)鐘生成此信號(hào)，系統(tǒng)軟件必須執(zhí)行以下操作：

無效的 1Hz 輸入時(shí)鐘必須標(biāo)記為無效。這是通過清除適當(dāng)?shù)腣ALCR位或?qū)⑤斎霑r(shí)鐘的優(yōu)先級(jí)設(shè)置為0來完成的。

有效的 1Hz 輸入時(shí)鐘必須標(biāo)記為有效。這是通過設(shè)置適當(dāng)?shù)?VALCR 位并將輸入時(shí)鐘的優(yōu)先級(jí)設(shè)置為非零值來完成的。

如果 DPLL 的狀態(tài)

被強(qiáng)制

保留，則系統(tǒng)軟件必須使用 DPLLCR2 執(zhí)行一些額外的步驟。狀態(tài)字段。如果當(dāng) STATE 字段更改回自動(dòng)狀態(tài)轉(zhuǎn)換時(shí)輸入時(shí)鐘的有效性沒有改變，則不會(huì)生成“新選擇的參考”信號(hào)，并且 DPLL 不會(huì)離開保持狀態(tài)。為避免這種情況，系統(tǒng)軟件應(yīng)在將 DPLL 狀態(tài)字段更改回自動(dòng)后執(zhí)行以下過程：

如果DPLLCR1。還原=0，然后將其設(shè)置為 1。

清除并設(shè)置最高優(yōu)先級(jí)有效輸入時(shí)鐘的VALCR位。

將還原位設(shè)置回其原始值。

上述過程使輸入時(shí)鐘塊生成“新選擇的參考”信號(hào)，這允許DPLL離開保持狀態(tài)并鎖定到最高優(yōu)先級(jí)的有效輸入時(shí)鐘。

符合第 3 層要求的多 ppm 拉入所需的軟件支持

DS314xx DPLL帶寬≤0.06Hz，每秒僅提供一次相位更新，鎖定在1Hz輸入時(shí)鐘時(shí)，頻率變化非常慢。例如，在鎖定狀態(tài)下進(jìn)行 9.2ppm 的頻率更改可能需要 10 分鐘以上。為了滿足第 3 層的要求，系統(tǒng)需要在 100 秒內(nèi)鎖定到新的輸入時(shí)鐘。如果該輸入時(shí)鐘的頻率與DPLL的當(dāng)前頻率相差高達(dá)9.2ppm，則顯然DPLL無法通過其正常的跟蹤機(jī)制滿足100s的要求。

幸運(yùn)的是，系統(tǒng)軟件可以通過使用以下過程大大加快該過程：

從DS31400外部的時(shí)鐘監(jiān)測(cè)器獲取新的1Hz輸入時(shí)鐘的頻率。
（如果當(dāng)前1Hz時(shí)鐘信號(hào)的頻率階躍發(fā)生變化，這也可能是該信號(hào)的新頻率。

計(jì)算新頻率與從 FREQ 寄存器字段讀取的 DPLL 當(dāng)前頻率之間的差異。

將 DPLL 的當(dāng)前頻率寫入手動(dòng)保持頻率字段 HOFREQ。

設(shè)置 DPLLCR2。HOMODE 和 MINHO 到 01 以將 DPLL 配置為手動(dòng)保留。

通過設(shè)置 DPLLCR2 強(qiáng)制 DPLL 進(jìn)入保留狀態(tài)。狀態(tài) = 010。

手動(dòng)將 HOFREQ 字段中的手動(dòng)保持頻率斜坡上升到新頻率。對(duì)于GR-1244第3層合規(guī)性，變化率應(yīng)<2.9ppm / s。

允許 DPLL 通過設(shè)置 DPLLCR2 執(zhí)行自動(dòng)狀態(tài)轉(zhuǎn)換。狀態(tài) = 000。

清除并設(shè)置適當(dāng)?shù)?VALCR 位，以允許 DPLL 退出保持狀態(tài)。

設(shè)置 DPLLCR2。HOMODE和MINHO回到10。

DPLL 快速拉入并鎖定至 1Hz 輸入時(shí)鐘。

輸出和輸入之間的相位差不為零

當(dāng)DS314xx DPLL開始拉入1Hz輸入時(shí)鐘時(shí)，將輸入時(shí)鐘的當(dāng)前相位設(shè)置為相位目標(biāo)。該相位目標(biāo)通常不是 0°。當(dāng) DPLL 鎖定時(shí)，DPLL 的相位寄存器字段中的零或接近零值表示 DPLL 已鎖定到所選相位目標(biāo)。來自該 DPLL 的輸出時(shí)鐘信號(hào)與 DPLL 的相位目標(biāo)對(duì)齊，因此與 1Hz 輸入時(shí)鐘具有固定的、通常為非零的相位關(guān)系。

有些應(yīng)用中，輸出必須與1Hz輸入同相，或者輸出必須具有系統(tǒng)控制的輸出與輸入相位關(guān)系。Maxim提供兩款滿足這些要求的產(chǎn)品，DS31408和DS31415，它們包括一個(gè)稱為時(shí)間引擎的附加模塊。該時(shí)間引擎使這些器件能夠鎖定至1Hz輸入時(shí)鐘，并創(chuàng)建具有精確指定相位的輸出時(shí)鐘。

結(jié)論

Maxim的DS314xx時(shí)鐘同步IC可現(xiàn)場(chǎng)升級(jí)，鎖定至1Hz （1PPS）輸入時(shí)鐘信號(hào)。當(dāng)1Hz信號(hào)由外部監(jiān)測(cè)，系統(tǒng)軟件提供本應(yīng)用筆記所述的少量支持時(shí)，使用DS314xx器件構(gòu)建的系統(tǒng)可以具有符合標(biāo)準(zhǔn)的時(shí)鐘同步行為，同時(shí)使用任意1Hz和更高速輸入時(shí)鐘組合工作。