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降低ALE信號噪聲的微控制器設計指南

星星科技指導員 ? 來源:ADI ? 作者:ADI ? 2023-03-01 14:13 ? 次閱讀

當使用帶外部存儲器的達拉斯半導體高速微控制器時,P0開關產生的噪聲可能會耦合到ALE。通過仔細的電路板布局和對多路復用地址/數據總線上的感應噪聲的充分理解,可以將這些問題降至最低。本應用筆記著眼于DS80C320高速微控制器訪問外部存儲器時的情況。

概述

8051 架構允許通過使用端口 0 和端口 2 作為外部存儲器接口來訪問外部程序和數據。8051 架構在端口 0 上多路復用地址的數據和 LSB,需要 74373 鎖存器進行多路復用。這意味著端口 0 將直接連接到至少兩個設備。如果使用外部數據SRAM或存儲器映射外設,則總線上可能會放置更多器件。

由于端口 0 必須在地址和數據之間快速切換,因此需要強大的電流驅動特性。遺憾的是,快速切換端口0的所有引腳的高瞬時電流要求可能會在ALE信號上產生噪聲。在某些情況下,這種噪聲會導致外部硬件鎖存不正確的地址,從而干擾程序和數據訪問。這種情況比較少見,大多數設計師都不會遇到。這個問題的嚴重程度與與系統和軟件相關的幾個問題直接相關。不通過端口 0 和端口 2 訪問外部存儲器的設備不會遇到此問題。

本應用筆記將討論系統設計人員如何降低端口0開關對器件工作的影響。它適用于任何通過端口 8051 和端口 0 訪問外部存儲器的無 ROM2 微控制器,包括 DS80C310 和 DS80C320。它也適用于任何具有內部程序存儲器的微控制器,該微控制器訪問外部存儲器。

ALE 噪聲生成

在某些系統條件下,ALE上感應的噪聲會導致使用多路復用地址/數據總線時鎖存不正確的LSB地址。如圖1所示,噪聲是由處理器在MOVX寫入期間停止驅動內存地址并開始驅動數據時端口0的高速切換產生的。在適當的條件下,噪聲脈沖可以上升到V以上IHTTL、LS、FS 和 HCT 邏輯的輸入閾值。在這種情況下,74373鎖存器可能會被錯誤觸發,鎖定不正確的地址并干擾MOVX寫入的LSB地址。

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圖1.數據存儲器寫入(理想時序)。

圖2顯示了如何產生噪聲脈沖的系統。當處理器驅動端口 0 引腳時,會產生噪聲脈沖,該引腳具有高地址(參見圖 1 中的“A”),后跟數據為低電平(參見圖 1 中的“D”)。器件必須在每個引腳上吸收相對較大的電流(IB) 將線從高到低狀態。很明顯,從高電平到低電平變化的引腳越多,噪聲就越大。最壞的情況是在 MOVX 寫入指令期間,LSB 地址為 FF(十六進制),數據字節為 00(十六進制)。由于所有八個端口引腳同時切換,因此最大電流將被吸入微控制器。處理器內部和系統中的電感和電阻組合導致處理器內部接地高于系統地。這反過來又會引發 ALE 上看到的噪音。MOVX讀取的情況不涉及處理器的電流吸收,并且不會在ALE信號上產生明顯的噪聲。與噪聲大小有直接關系的系統元素包括:

端口 0 總線電容

系統接地電感 (L2) 和電阻 (R2)。

系統電源電壓(V抄送).

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圖2.ALE 噪聲源。

有幾種技術可用于最小化端口0切換對ALE噪聲的影響。降低總線電容可降低放電所需的能量,從而降低峰值電流并降低噪聲脈沖中的峰值電壓。降低外部接地電阻和電感還可以通過降低電阻和感性壓降來降低噪聲水平。

電源電壓也與噪聲脈沖的電壓電平成正比。維護 V抄送在推薦規格范圍內將限制噪聲電壓水平。

如圖0所示,添加與端口3串聯的低阻抗電阻,通過限制吸入微控制器的峰值電流來降低噪聲水平。必須注意驗證這些電阻在處理器寫入外部存儲器時不會對存儲器的壓擺率或最終輸入電壓電平產生不利影響。通常可以使用50Ω至150Ω范圍內的值,而不會干擾寫入周期時間。串聯電阻的實際值應在終端系統中進行驗證。

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圖3.噪。

在ALE信號線上使用電容也會顯著降低噪聲脈沖。同樣,必須在系統中驗證值,注意不要將ALE信號的壓擺率降低到內存訪問不再有效的程度。通常,10至30pF之間的電容足以降低噪聲水平,而不會影響系統正常運行。

輸入閾值

消除地址鎖存相關噪聲的最簡單、最可靠的方法是選擇具有高輸入閾值的邏輯系列。標準 TTL、LS、FS 和 HCT 邏輯器件具有 VIH閾值約為 2.0 伏。另一方面,HC(高速CMOS)或AC(高級CMOS)邏輯具有VIH在 3 伏的電源電壓下約為 5.5 伏。HC 或 AC CMOS 邏輯的較高閾值電平可將抗擾度提高約 1.5 V。這通常是防止 ALE 意外閉鎖所需的全部內容。

使用CMOS邏輯的一個缺點是它比其他邏輯系列慢。通過CMOS邏輯的傳播延遲通常在HC的18 ns和AC的10 ns范圍內,而使用2 V電源時,FS邏輯的傳播延遲為4至5 ns。對于速度較慢的微控制器,如DS5000、DS5001和DS5002,由于時鐘速率較慢,傳播延遲通常不是問題。速度較快的微控制器(如高速微控制器)應仔細考慮較慢邏輯的時序影響。無論如何,應在最終應用中進行測試,以使用較慢的CMOS邏輯驗證效果。

審核編輯:郭婷

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