雖然3D 封裝與2.5D 封裝的術語經(jīng)常互換使用，但它們是截然不同的技術，面臨著不同的挑戰(zhàn)。

事實證明，創(chuàng)建真正的3D設計比2.5D復雜和困難得多，需要在技術和工具上進行重大創(chuàng)新。

雖然關于3D設計的討論很多，但關于3D的含義有多種解釋。然而，這不僅僅是語義，因為每個封裝選項都需要不同的設計方法和技術。隨著芯片進入真正的3D-IC領域，將邏輯或存儲器堆疊在邏輯之上，它們在設計、制造以及最終的良率和測試方面變得更具挑戰(zhàn)性。

“一開始，代工廠開始提供多芯片封裝，他們開始使用3D-IC這個術語，”Cadence定制IC和PCB集團產(chǎn)品管理集團總監(jiān)John Park說。但它指的不僅僅是硅堆疊和中介層。它還包括高密度RDL扇出。這是一個術語，用于將許多多芯片（主要是基于晶圓代工的封裝技術）分組。

“我們正在與imec保持一致，imec將3D分為四個部分，”EV集團業(yè)務發(fā)展總監(jiān)Thomas Uhrmann說。真正的3D是以高度集成的方式堆疊在一起的晶圓。第二組是3D片上系統(tǒng)（SoC）集成，其中可能具有背面配電層或晶圓到晶圓的內(nèi)存堆棧。第三組包括2.5D和硅中介層。最后一個是3D系統(tǒng)級封裝（SiP），其接觸間距約為700微米，包括扇出晶圓級封裝。這種差異化很有趣，因為它們定義了接觸間距或密度的區(qū)分。

這提供了物理差異，但差異也可以用其他術語來看待。“有趣的3D類型要么是邏輯對邏輯，要么是重要的邏輯+存儲，”Synopsys研究員Rob Aitken說。你可以開始堆疊其他隨機的東西。我會說 HBM 是 3D 堆棧，但它們是一個非常具體的 3D 堆棧。

每種封裝方法的流程都不同。“2.5D和3D已經(jīng)使用了好幾年，能夠支持傳感器等應用，”西門子EDA高級封裝解決方案總監(jiān)Tony Mastroianni說。但他們不使用自動化的布局和路線流程，這就是為什么我喜歡使用‘真正的3D’一詞。今天的堆疊芯片技術依賴于人們手動進行規(guī)劃。你正在設計每個芯片，使它們對接在一起。分區(qū)和詳細的引腳規(guī)劃是手動過程。

真正的3D需要重新思考整個流程。“為了有效地將SoC作為2.5D系統(tǒng)實現(xiàn)，例如避免良率問題或實現(xiàn)具有更多晶體管的更大系統(tǒng)，可以使用現(xiàn)有架構，”Fraunhofer IIS自適應系統(tǒng)工程部高效電子部門負責人Andy Heinig說。只有芯片到芯片接口必須實現(xiàn)。但是，只有使用新的概念和架構，才能利用真正的3D集成的優(yōu)勢。

為什么研究3D封裝

3D封裝的最大好處之一是縮短距離。“你可以提出一個論點，即存在二的平方根效應，”Synopsys的Aitken說。“在信號傳輸過程中會產(chǎn)生大量熱量，”EV Group的Uhrmann說。對于CMOS，你充電和放電是為了存儲，然后傳遞信息。縮小和堆疊芯片將使您能夠使其更小，因此可以在第三維度傳遞信息。但你可能只有3D的緩沖區(qū)，而不是大型PHY和通信協(xié)議。

尺寸有兩個優(yōu)勢——產(chǎn)量和占地面積。“假設在多個芯片上分布相似數(shù)量的邏輯芯片，較小對象的產(chǎn)量將高于一個較大對象的產(chǎn)量，”Aitken說。因此，你可以降低一定程度的成本。當然，你正在增加其他成本，但隨著時間的推移，這些成本會下降。

從 2D 封裝的角度來看，堆疊芯片可以顯著減少面積。“通過堆疊，我可以在同一區(qū)域內(nèi)獲得三倍的邏輯量，”西門子的Mastroianni說。你最終會得到更多的邏輯。因此，您可以在該區(qū)域安裝更大的馬力，如果您有區(qū)域限制，則可能會降低系統(tǒng)成本。

異質性可能是另一個好處。“異構技術架構已經(jīng)成熟，可以進行3D集成，”Lightelligence工程副總裁Maurice Steinman說。考慮混合技術組件，例如光子IC及其配套電子IC。對于其中一些集成，根本沒有其他方法可以提供所需的數(shù)千個芯片到芯片互連，而不會造成大量的功耗或性能犧牲。

混合技術仍然主要是未知的領域。“如果你的設計不適合標線尺寸，那么為了能夠建造更多的邏輯門，你就需要用到3D封裝”Mastroianni說。但肯定有一些情況下，你可能想要混合搭配。也許你有一個真正想要的尖端技術的計算引擎，但其余的東西有很多控制，你可以在一個不那么激進的流程節(jié)點中做。

這變成了一個集成挑戰(zhàn)。“我們最近看到，純邏輯存儲器配置適用于某些類型的客戶，他們試圖解決片上存儲墻問題，”Cadence數(shù)字與簽核集團產(chǎn)品管理組總監(jiān)Vinay Patwardhan說。但是很多客戶都希望在這兩層都有邏輯芯片。例如，即使您的頂部芯片上只有內(nèi)存，那么內(nèi)存 BiST 邏輯或與內(nèi)存一起使用的測試邏輯也需要位于該芯片上。

物理層次結構

將芯片集成到 3D 堆棧中以及該堆棧的封裝涉及許多技術，如圖 1 所示。

物理尺寸很重要，Uhrmann說：如果你談論的是小芯片，它們是功能性IP塊，那么你的范圍內(nèi)是微米間距。晶體管堆疊和小芯片集成之間接近一個數(shù)量級。當您使用3D小芯片，使用具有微米間距的高度集成的芯片形成3D封裝時，您無法將微米間距連接到外部世界。你仍然需要擁有封裝技術才能使布線越來越粗，所以你最終需要在電路板上將它們達到400多微米。

“當我們封裝多個芯片或多個小芯片時，封裝存在一些很大的差異，”Cadence‘s Park說：小芯片通常使用所謂的基于焊接的連接。它們與微凸塊和 C4 連接，我們使用通常約為 45 微米或更大的間距來連接它們。這也創(chuàng)建了一個封裝層次結構。

這通常需要為每個工具使用不同的工具。“這是一個多尺度問題，也意味著一個多物理場問題，”Ansys產(chǎn)品營銷總監(jiān)Marc Swinnen說。當你從芯片上的納米到封裝上的毫米，再到3D-IC中介層上的厘米，這就是你跨越的六個數(shù)量級。傳統(tǒng)上，這些由三套不同的工具處理。現(xiàn)在對于3D-IC，所有這些都需要整合到一個單一的封裝中。

“大多數(shù)公司都有ASIC設計小組，以及單獨的內(nèi)部封裝設計小組，”Park補充道。硅堆疊和3D模糊了封裝工程師與芯片設計團隊之間的界限。我們比以往任何時候都更多地看到兩個團隊在一個房間里從早期階段開始規(guī)劃項目。因為封裝和芯片領域之間的協(xié)同設計有很多要求。

在一些公司中，中介層也被視為封裝內(nèi)的PCB，并由另一個團隊處理。“3D芯片將執(zhí)行一些非常先進的類型功能，但您不一定能夠通過堆疊芯片來構建整個系統(tǒng)和封裝，”Mastroianni說。您將其與中介層上的其他部分結合起來，也許會形成一個標準的處理器，或者可能是多個3D-IC集成在一個中介層上。我不認為3D會取代2.5D封裝。它們將是相輔相成的。有些應用程序將是真正的3D，但最終會有一個由一些小芯片組成的生態(tài)系統(tǒng)，你將能夠混合和匹配，并在2.5D封裝中做到這一點。

“我們必須以層次結構的形式表示事物，因為你不再設計單個單片芯片，”Park說。你正在設計一個系統(tǒng)，所以有一些新的東西開始發(fā)揮作用，比如系統(tǒng)LVS（布局與原理圖）。連接是否按您的預期進行，從頂部模具到底部模具？從本質上講，設計是分層的，因為它是一種系統(tǒng)級設計，其中嵌入了芯片級設計。

邏輯層次結構

在任何復雜的設計中，層次結構都是必需的，但3D結構為其增加了一個有趣的轉折。“當你為大型設計做傳統(tǒng)的布局和路線時，你使用的是分層設計方法，”Mastroianni說。你把設計分解成塊，這些塊經(jīng)過布局和路線，然后你進行頂層集成。對于 3D封裝，我們基本上可以使用相同的過程。考慮一個具有 9 億個邏輯門的設計，我們將其分成三個芯片，每個芯片有 3 億個門。從本質上講，您只需要指定哪些模塊將進入芯片 1，哪些塊將進入芯片 2，以及那些將成為芯片 3 中的塊。至少在短期內(nèi)，工具將無法自動找出將哪個邏輯放在何處，并在該級別執(zhí)行真正的3D全局布局和路線。有一些長期的DARPA提案正在尋求這樣做，但即使是這些提案也不在第一階段。

需要一些新工具來驗證芯片到芯片的連接。Park說：因此，我們需要STA工具，時序驅動的路由，時序驅動的放置，而不是分離設備的緩沖區(qū)，它只是一個混合鍵。這只是一個很小的寄生值發(fā)揮作用。為此，我們不能像傳統(tǒng)封裝那樣在抽象級別工作。我們必須在完整的細節(jié)級別表示每個芯片或小芯片。如果是模擬設計，則為全晶體管級別，如果是數(shù)字設計，則為標準單元宏觀級別，因為我們必須能夠對所有內(nèi)容進行建模。它不是從 2D 角度對所有內(nèi)容進行建模，而是必須通過這種新的垂直方向集成來完成。

“你可以對邏輯堆疊對象進行真正的3D簽核，或者你可以說，我只運行芯片之間兩個逆變器之間的路徑，”Aitken說。

人們普遍認為，平淡無奇不是一種選擇。“對于任何EDA工具來說，這都是一個重大挑戰(zhàn)，僅僅是因為數(shù)據(jù)量，”Cadence的Patwardhan說。這需要一些有效的抽象技術，層次結構定義是第一件事，它是流行和有效的。我們已經(jīng)弄清楚了，使用設計層次結構以及分區(qū)設計，如何使分析在分區(qū)設計上運行。可以做出哪些假設，并且仍然具有與簽核一樣好的準確性。較小的設計將首先建立完整的平面運行和所需的精度水平（測量與建模）。隨著我們的發(fā)展，更大的芯片以硅堆棧格式完成，EDA，OSAT和代工廠將不得不在分層方法和普通方法之間證明一些相關性。當全3D布局和布線成為可能時，這變得更加困難。今天安全的答案是說，’我們不要劃分塊。讓我們把每個塊放在一個區(qū)域內(nèi)。這樣做，你仍然有一個必須解決的3D放置分區(qū)問題，但你的簽核問題更簡單，因為至少你的塊簽核僅限于2D空間，Aitken說。學術研究表明，移動塊并將它們穿插在邊界上可以為你帶來額外的好處。但在大多數(shù)情況下，這些操作忽略了時鐘同步、芯片匹配和其他問題，當你嘗試做這樣的事情時，這些問題會出現(xiàn)。如果你將單個塊放在一個區(qū)域內(nèi)，你仍然有很多問題需要解決，但問題的數(shù)量要相對較少。

審核編輯 ：李倩