現代接收器系統對更高容量和更多數據吞吐量的需求不斷增加。我們必須擁有高采樣率數據轉換器和高動態范圍系統。一些模數轉換器（ADC）架構確實實現了非常高的采樣率，但沒有最佳的信噪比（SNR）。其他器件可實現非常好的SNR，但其采樣率有限。沒有一個內核ADC器件同時滿足高采樣速率和動態范圍的要求。

交錯解決了這個問題。交錯將多個低采樣速率轉換器組合在一起，以創建一個采樣速率較高的轉換器。每個轉換器的時鐘源都有延遲，因此信號采樣時間略有不同。樣本在輸出端組合成一個數據流。

圖1：四路交錯框圖和時序圖

圖1所示為四路交錯式ADC示例。四個轉換器中的每一個都以相同的速率計時。時鐘的相位相對于每個轉換器偏移90度。時序圖說明了時鐘邊沿的延遲如何在不同時間對模擬信號進行采樣。一旦數據在輸出端合并，數據流的樣本數是一個轉換器的四倍。這看起來像一個采樣速度是四倍的轉換器。復合SNR性能大致相當于單個內核的性能。

有一個問題：使用多個轉換器會增加功耗。此外，由于模擬電路的缺陷，小誤差會導致交錯雜散。這些交錯雜散會影響整體無雜散動態范圍（SFDR）。

模擬誤差主要表現在三個方面，如圖2所示。直流失調失配會改變轉換器之間的相對共模，而增益和時鐘相位對齊誤差會導致信號采樣位置不精確。

圖 2：交錯式 ADC 中的誤差源

這些誤差轉化為捕獲頻譜中的雜散產物。失調誤差會引入離散雜散音。雜散的數量取決于交錯內核的數量 （N）。離散交錯雜散（ILS）頻率位置相對于采樣速率（Fs）求出，公式1表示：

他們n= Fs*n/N 其中 n = 1， 2， ...N-1 （1）

對于四路交錯式ADC，交錯雜散位于Fs/4和Fs/2。增益和時鐘相位的信號相關誤差產生以上述離散頻率位置為中心的圖像。圖3顯示了四路交錯器件的交錯雜散頻譜性能。

圖 3：四核器件的交錯雜散

當然，這些虛假產品是不可取的。在同一芯片上制造的ADC內核本質上會很好地匹配，但它們不會是完美的。需要校準才能獲得良好的SFDR性能，通過模擬調整或在前景或背景中進行數字調整來實現。前臺校準要求器件停止處理數據，同時校準例程優化性能。后臺校準在ADC運行時不斷更新調整，使其永遠不會離線。

ADC12J4000 ADC使用四個交錯內核來實現4GSPS輸出采樣速率。該器件提供兩種交錯校正選項。前臺校準使采樣脫離，并在內核修整時保持輸出數據靜態。根據校準模式和采樣率，此過程可能需要數十毫秒才能完成。如果無法接受離線，則器件具有背景校準模式，其中第五個內核插入混音中。當一個內核脫機校準時，其他四個內核正在正常進行。然后，新校準的內核無縫聯機，而另一個內核關閉以進行校準。此過程重復，而不會中斷輸出。

在室溫下，前景校正通常可以使交錯雜散保持在-70 dBc以上。ADS54J60 是一款雙通道 ADC，每通道使用四個交錯內核來實現 1GSPS 輸出采樣速率。該轉換器采用專有的數字交錯校正模塊來調整內核不平衡。此校正方案始終在后臺工作，因此輸出數據流永遠不會中斷。該方案可實現優于-80 dBc的校正。

審核編輯：郭婷