跨時鐘域電路設計：單周期脈沖信號如何跨時鐘域
對于脈沖信號跨時鐘域，XPM_CDC提供了模塊xpm_cdc_pulse，如下圖所示。該模塊有5個參數，其中參數DEST_SYNC_FF用于確定級聯觸發器的個數；INIT_SYNC_FF用于確定仿真時是否使用觸發器初始值；
參數REG_OUTPUT用于確定是否對最終輸出信號寄存；參數RST_USED用于確定是否使用復位信號；參數SIM_ASSERT_CHK則用于確定是否顯示仿真信息。從輸入/輸出端口來看，源端時鐘域的輸入信號為src_pulse和src_rst；
目的端時鐘域的輸入信號為dest_rst，輸出信號為dest_pulse（src_pulse跨時鐘域后的結果）。
這些參數對仿真以及實際電路都有較大影響。如果參數INIT_SYNC_FF為0，同時RST_USED也為0，這就表明了仿真時不能使用同步寄存器鏈路的初始值，同時也沒有復位信號對其復位，這樣仿真時就會出現未知態，如下圖所示。
審核編輯 ：李倩
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規問題，請聯系本站處理。
舉報投訴
-
模塊
+關注
關注
7文章
2672瀏覽量
47345 -
電路設計
+關注
關注
6665文章
2430瀏覽量
203361 -
觸發器
+關注
關注
14文章
1996瀏覽量
61053 -
脈沖信號
+關注
關注
6文章
395瀏覽量
36918 -
時鐘域
+關注
關注
0文章
52瀏覽量
9529
原文標題：跨時鐘域電路設計（4）：單周期脈沖信號如何跨時鐘域
文章出處：【微信號：Lauren_FPGA，微信公眾號：FPGA技術驛站】歡迎添加關注！文章轉載請注明出處。
發布評論請先 登錄
相關推薦
跨時鐘域電路設計：多位寬數據通過FIFO跨時鐘域
FIFO是實現多位寬數據的異步跨時鐘域操作的常用方法，相比于握手方式，FIFO一方面允許發送端在每個時鐘周期都發送數據，另一方面還可以對數據
跨時鐘域電路設計：單位寬信號如何跨時鐘域
單位寬（Single bit）信號即該信號的位寬為1，通?？刂?b class='flag-5'>信號居多。對于此類信號，如需跨時鐘
工商網監
評論