1.前言

大部分從事后端設計的同行應該沒有接觸過帶封裝的IR Drop分析（模塊級別的IR分析不需要考慮封裝），一般只有PA工程師、后端項目經理、封裝同事等才會接觸這一部分內容。為啥要聊這一塊呢？首先看下完整的供電路徑（如下圖）：板級電源模塊（VRM：Voltage Regulator Module）的電流經過PCB上的引線到達PCB的電源平面，通過Bump到達封裝的管腳，再通過封裝基板到芯片的PAD，再通過芯片內的電源網絡到達晶體管電源的端口，地的回路和電源類似，電源和地的電流路徑形成了完整的供電路徑。

上圖的供電路徑等效電路圖如下圖所示，可見在VRM對晶體管供電的過程中，由于每一段供電路徑都有等效的電阻、電感、電容，所以每一段也都有相應的電壓降。

當整體考慮電源分布時，實際上涉及芯片上和芯片外的問題，這些問題從直流到直流轉換器開始，包括PCB，電源分布（power plane），封裝、插槽、電源管腳或焊接塊等，最后是與門的連接。正確的電源網格設計需要系統設計工程師、熱學設計師、系統架構設計師、電路板設計師和芯片設計者的共同工作。

這個問題需要整體優化而不僅是局部的芯片級優化。 后端工程師只需要分析Die+PKG部分（但是應該記住這僅是整個設計問題的一部分），整體電源網絡仿真分析應由封裝或者系統的同事完成，因此本文討論的范圍限于Die+PKG部分，如下圖：

2.封裝上的電壓降

在納米尺寸設計中，除了計算芯片的電壓降外，還要考慮與封裝相關的電壓降。總電壓降的大小Vtotal 由電源凸點到邏輯門單元之間等效電阻R及封裝導線的電感值L決定，并由歐姆定律決定Vir，chip = I*R，I為通路電流，Vl = L*di/dt，則Vtotal值如下所示。

封裝電感對電壓降的影響，如下圖所示的兩種封裝形式，其中圖（a）為DIP（dual in-line）封裝，圖（b）為BGA（ball grid array）封裝，前者的封裝電感為1-2nH，而后者的封裝電感為0.1-0.2nH.

假設20mA的電流在200ps內通過電源網絡給內部節點供電時，其消耗在DIP和BGA封裝導線上的電壓降和地彈的總值（作用于兩條線路）分別計算得400mV和40mV：



由此可見，隨著工藝的發展，core供電電壓在下降，從0.9V（65nm） 0.8V（16nm）0.75V（7nm），封裝導線所產生的電壓降變得尤其突出，需要通過封裝形式的改進減小電壓降的值。在數模混合芯片中尤其要注意，數字core邏輯部分不管是die內電源走線還是PKG上的走線，都要保證足夠強壯，不能認為數字邏輯部分instance比較少只要連起來就可以了。

3. CPA（Chip Package Analysis）

如下圖所示，CPA model是Pkg Layout（封裝基板設計）通過工具提取出來的一個模型，主要包括封裝基板中的RLC參數。CPA可以提供每個bump的寄生參數，可以用來做chip+package的協同仿真。



chip+package可以做static分析，仿真可以得到每個pad的電流，可以為pad的過流能力是否超標做參考，這種方式屬于直流仿真；當做dynamic仿真時，屬于交流仿真。

4.問題

1.在抽取CPA model時，根據pin group不同，可以分為Lumped Grouping/Group by Each Pin/Group by X-Y Grid三種方式，這三種方式IR結果相差比較大，每個公司根據自己的經驗選取方式不統一。Lumped Grouping所有pin一起抽，IR最??；GroupbyEachPin每個pin單獨抽，IR最大，但是工具計算量大，run time長；Group by X-Y Grid 介于兩者之間。

2.帶CPA和不帶CPA仿真，結果相差大嗎？Static IR相差不大，Dynamic IR相差較大（尤其翻轉率高的地方），為啥呢？自己思考下.

3.封裝上的走線不均勻，連接弱的地方IR會比較大。另外GUI界面可以看到每個bump的電阻和電感。






審核編輯：劉清