我們將介紹如何使用verilog參數(shù)和generate語句來編寫可重用的verilog 代碼。

與大多數(shù)編程語言一樣，我們應(yīng)該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項目的開發(fā)時間，因為我們可以更輕松地將代碼從一個設(shè)計移植到另一個設(shè)計。

我們在verilog中有兩個可用的結(jié)構(gòu)，可以幫助我們編寫可重用的代碼 - 參數(shù)化和generate語句。這兩種結(jié)構(gòu)都允許我們創(chuàng)建更通用的代碼，當(dāng)我們實例化組件時，我們可以輕松修改這些代碼以滿足我們的需求。

Verilog參數(shù)化

在verilog中，參數(shù)是常量的局部形式，可以在我們實例化模塊時為其賦值。由于參數(shù)的范圍有限，我們可以多次調(diào)用同一個verilog模塊，并為參數(shù)分配不同的值。這使我們能夠動態(tài)配置模塊的行為。

下面的verilog代碼片段顯示了在模塊中聲明參數(shù)的方法。當(dāng)我們在這樣的verilog模塊中聲明一個參數(shù)時，我們稱之為參數(shù)化模塊。

上面verilog代碼中的 < parameter_name > 字段用于為我們的參數(shù)提供標識符。我們使用此標識符在代碼中調(diào)用參數(shù)值，就像使用普通變量一樣。我們還可以使用上面示例中的 字段為參數(shù)分配默認值。這很有用，因為它允許我們實例化組件，而無需專門為參數(shù)賦值。當(dāng)我們 verilog設(shè)計單元中實例化模塊時，我們可以使用命名關(guān)聯(lián)或位置關(guān)聯(lián)為參數(shù)分配一個值。這與將信號分配給模塊上的輸入或輸出完全相同。但是，當(dāng)我們編寫使用 verilog 1995 標準的代碼時，我們只能使用位置關(guān)聯(lián)為參數(shù)賦值。

下面的 verilog 代碼片段顯示了我們在實例化模塊時用于為參數(shù)賦值的方法。

Verilog 參數(shù)化模塊示例

為了更好地理解我們?nèi)绾卧趘erilog中使用參數(shù)，讓我們考慮一個基本的例子。對于此示例，讓我們考慮一個需要兩個同步計數(shù)器的設(shè)計。其中一個計數(shù)器寬 8 位，另一個寬 12 位。

為了實現(xiàn)這個電路，我們可以編寫兩個具有不同寬度的不同計數(shù)器模塊。然而，這是一種對電路進行編碼的低效方法。相反，我們將編寫單個計數(shù)器電路并使用參數(shù)來更改輸出中的位數(shù)。

由于理解我們?nèi)绾问褂脜?shù)化模塊并不重要，因此我們將排除此示例中的功能代碼。相反，我們將只研究如何在 verilog中聲明和實例參數(shù)化模塊。

下面的 verilog 代碼片段顯示了我們?nèi)绾螢閰?shù)化計數(shù)器模塊編寫接口。

在這個例子中，我們看到了如何使用參數(shù)來調(diào)整verilog中信號的大小。 我們不是使用固定數(shù)字來聲明端口寬度，而是將參數(shù)值替換為端口聲明 。這是 verilog 中參數(shù)最常見的用例之一。

在上面的 verilog 代碼中，我們將 BITS 參數(shù)的默認值定義為 8。因此，當(dāng)我們想要一個不是 8 位的輸出時，我們只需要為參數(shù)分配一個值。

下面的代碼片段顯示了當(dāng)我們想要 12 位輸出時如何實例化這個模塊。在這種情況下，我們必須在實例化 verilog 模塊時覆蓋參數(shù)的默認值。

雖然我們在上面的示例中使用 命名關(guān)聯(lián) ，但我們也可以使用位置關(guān)聯(lián)為 verilog 中的參數(shù)賦值。

下面的代碼片段顯示了我們將如何使用位置關(guān)聯(lián)將值 12 分配給 BITS 參數(shù)。