如今，由于系統(tǒng)和擴展復雜性不斷增加，高性能計算（HPC）、人工智能和汽車等應用的變革前景充滿了挑戰(zhàn)，而Multi-Die系統(tǒng)（集成多個異構裸片或小芯片）可以幫助應對。通過在單個封裝中集成多個裸片，開發(fā)者可以高效地創(chuàng)造功能更加先進的創(chuàng)新產品，重復使用經驗證的裸片以降低風險，縮短產品上市時間，并快速打造系統(tǒng)功耗和性能都經過優(yōu)化的新產品型號。隨著先進封裝技術的出現，再加上基于標準的IP以及針對此類架構優(yōu)化的芯片設計和驗證工具流程等等，Multi-Die系統(tǒng)的開發(fā)變得更加簡單。

UCIe：互操作性的基石

UCIe與其他新興Die-to-Die規(guī)范不同的是，它為Die-to-Die互連定義了一個完整的堆棧。這確保了兼容設備之間的互操作性。該標準提供了非常引人注目的性能指標，并支持各種先進封裝（硅中介層、硅橋和RDL扇出）和標準封裝（有機基板和層壓板）。在UCIe涵蓋的三個堆棧層中，PHY層為封裝介質提供電氣接口。

單片片上系統(tǒng)（SoC）的設計過程通常是按照從IP到芯片再到封裝的順序進行的。但在設計Multi-Die系統(tǒng)時，開發(fā)者需要采用整體性方法，以便考慮所有相互依賴關系。換言之，裸片接口設計與要采用的封裝之間緊密相關。新思科技的UCIe PHY IP采用了一種靈活的架構，能夠同時支持先進和標準的封裝技術，帶寬效率最高可達5Tbps/mm。該IP是完整UCIe解決方案的一部分，包括控制器IP和驗證IP。UCIe控制器IP支持PCI Express和CXL等通用協議，并通過流媒體協議實現安全、低延遲的NoC到NoC鏈接。UCIe驗證解決方案、驗證IP及用于仿真和硬件輔助平臺的事務處理器，包括ZeBu硬件加速系統(tǒng)和HAPS原型解決方案，可以幫助基于UCIe的互連系統(tǒng)更快地實現驗證收斂。

UCIe PHY IP是與新思科技3DIC Compiler平臺協同開發(fā)的，旨在提供專門的實現方案來使2.5D異構集成的UCIe布線實現自動化，從而提高生產力。

驅動Multi-Die系統(tǒng)設計

取得成功