前言

本文整理了數字電路課程中的相關基本的知識點和較為重要的知識點，用于求職的數電部分的知識準備，差缺補漏。

二進制數的算術運算

無符號二進制數的算術運算

加法：同十進制加法，逢二進一，無符號二進制數的加法運算是基礎。

減法：同十進制減法，不夠減借位。

乘法：乘法運算是由左移被乘數與加法運算組成的。

除法：乘法運算是由右移除數與減法運算組成的。

帶符號二進制數的算術運算

為了簡化帶二進制數進行減法運算，數字電路中負數通常是用補碼進行表示，因此，引入了二進制數的補碼的概念。

帶符號二進制數的補碼、反碼計算方法如下：

補碼與反碼的最高位為符號位，正數為0，負數為1。

當二進制數為正數時，補碼、反碼與原碼相同。

當二進制數為負數時，原碼的數值位（不包含符號位），逐位取反即得到反碼；然后將反碼加一得到帶符號二進制負數的補碼。

數據溢出問題

數據在進行加減法時可能會造成數據的溢出，兩個符號相同的數相加會造成溢出，兩個符號相反的數相加不會造成溢出，解決方法是進行位拓展。

數制問題

二-十進制編碼

二-十進制編碼就是用4位二進制數來表示1位十進制數中的0-9的十個數碼，即二進制編碼的十進制碼（BCD碼）。

常見的BCD碼分為有權碼和無權碼。

有權碼：8421碼，2421碼，5421碼等。

無權碼：余三碼，余三循環碼（將格雷碼首尾三種狀態去掉的編碼）。

十進制與N進制轉換

N進制數轉換為十進制數：按其位權展開，然后相加，得到相應的十進制數。十進制數轉化為N進制數：整數部分，除R取余法，除到商為0為止。小數部分，乘R取整法，乘到積為0為止。

格雷碼與二進制轉換

格雷碼也是一種常見的無權碼。

二進制與格雷碼轉換：

格雷碼的最高位（最左邊）與二進制碼的最高位相同。

從左到右，逐一將二進制碼相鄰兩位相加（舍去進位），作為格雷碼的下一位。

下圖例子將二進制碼1011轉換為格雷碼1110。

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格雷碼與二進制轉換：

二進制的最高位（最左邊）與二進制碼的最高位相同。

將產生的每一位二進制碼，與下一位相鄰的格雷碼相加（舍去進位），作為二進制碼的下一位。

下圖例子將格雷碼1101轉換為二進制碼1001。

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十六進制與八進制轉換

二進制數與十六進制數互相轉換：以小數點為基準，整數部分四位一組，不足四位的高位補零，小數部分四位一組，不足四位的低位補零。反之亦成立。

二進制數與八進制數互相轉換：以小數點為基準，整數部分三位一組，不足三位的高位補零，小數部分三位一組，不足三位的低位補零。反之亦成立。

邏輯函數

描述邏輯輸入變量和邏輯輸出變量之間的因果關系稱為邏輯函數。

表示方法

幾種常見的邏輯函數表示方式：

真值表

邏輯函數表達式

邏輯圖

波形圖

卡諾圖

HDL

真值表與邏輯圖轉換

通常從給定的真值表不能直接得到邏輯圖。首先根據真值表寫出邏輯表達式，依照邏輯表達式畫出邏輯圖，轉換步驟如下:

根據真值表寫出邏輯表達式。

用公式法或卡諾圖法化簡得到簡化的邏輯表達式。

根據邏輯表達式畫出邏輯圖。

邏輯圖到真值表的轉換

從邏輯圖不能直接得到真值表，轉換步驟如下：

從邏輯圖的輸人端到輸出端，逐級寫出每個邏輯符號輸出端的表達式，直到寫出最后輸出變量的邏輯表達式。

化簡變換，求簡化的邏輯表達式。

將輸人變量可能的取值逐個代入表達式進行計算，并將結果列表，即得真值表。

邏輯代數

邏輯代數有一系列的定理、定律、規則，用數學表達式進行處理，完成對邏輯電路的化簡、變化、分析與總結。

簡單的代數定律不在贅述，同數學代數中的交換律、結合律、分配律、吸收律。

反演律，又叫摩根定律，可實現與非式轉換非或式，或非式轉換非與式的互換。

與非式轉換非或式：

或非式轉換非與式：

其他常見恒等式：

邏輯函數表達式基本形式

與或式：值若干與項進行或的邏輯運算構成的表達式，簡稱與或式，或者稱為積之和式（SOP）。

或與式：值若干或項進行與的邏輯運算構成的表達式，簡稱或與式，或者稱為積之和式（POS）。

最小項與最小項表達式

最小項：對于n個變量的邏輯函數，若有一個乘積項包含了全部的n個變量，每個變量都以他的原變量或者非變量的形式出現在乘積項中，且僅出現一次，則該乘積項為最小項。例如變量A、B，最小項有AB，AB非，A非B，A非B非，而A，B這些項不是最小項。

最小項性質：

輸入任意一個最小項，只有一組取值使得結果為1，其余各組取值均為0。

任意兩個不同最小項積為0。

所有最小項的和為1。

最小項表達式：由若干最小項進行或操作構成的邏輯表達式，也稱為標準與或式。任意一個邏輯函數都能變換成唯一的最小項表達式。

最大項與最大項表達式

最大項：對于n個變量的邏輯函數，若有一個或項包含了全部的n個變量，每個變量都以他的原變量或者非變量的形式出現在或項中，且僅出現一次，則該或項為最大項。

最大項性質：

輸入任意一個最大項，只有一組取值使得結果為0，其余各組取值均為1。

任意兩個不同最大項和為1。

所有最小項的積為0。

卡諾圖化簡

卡諾圖化簡步驟：

將邏輯函數寫成最小項表達式。

將最小項表達式填入卡諾圖中。

找出為1的相鄰最小項，畫包圍圈，寫出每個包圍圈的乘積項。

將所有包圍圈對應的乘積項相加。

畫包圍圈的原則：

包圍圈內的方格數必須是2的n次方個。

相鄰方格包括上下底相鄰，左右邊相鄰，四角兩兩相鄰。

同一個方格可被多個不同的包圍圈重復包圍，但新增的包圍圈中一定要有新的方格。

包圍圈的方格數要盡量多，包圍圈數目要盡可能少。

邏輯門電路抗干擾措施

利用邏輯門電路（CMOS或者TTL）設計電路時需要注意干擾的處理，需要注意以下方面。

多余輸入端的處理措施：一般不讓多余的輸入端懸空，以防引入干擾信號?；蜷T或者或非門的多余的輸入端可以接地；與門或者與非門的多余輸入端通過上拉電阻接電源，對于CMOS電路可直接接電源。

電路適當放置去耦合濾波電容：可濾除干擾信號。

接地處理：通常在電路設計中會將電源地和信號地分開，將信號地匯集一點，然后將二者用最短的導線連在一起。

組合邏輯電路

定義、特點、分析方法

組合邏輯電路定義：對于一個邏輯電路，其輸出狀態在任何時刻只取決于同一時刻的輸入狀態，而與電路原來的狀態無關，這種電路被定義為組合邏輯電路。

組合邏輯電路特點：

輸入、輸出之間沒有反饋延時通路。

電路中不含有記憶功能的元件。

組合邏輯電路的分析方法

根據邏輯電路，寫出各級的邏輯表達式，整理得到輸出信號和輸入信號的邏輯表達式。

將邏輯表達式化簡、變換，得到最簡單的表達式。

根據化簡后的邏輯表達式寫出真值表。

根據真值表和化簡后的表達式分析邏輯電路，確定其功能。

競爭-冒險現象

由于實際電路中的信號傳輸都存在延時，在電平變化時，可能存在和瞬態下的邏輯功能不一致，產生錯誤輸出，這種現象就是競爭-冒險。

競爭：一個邏輯門兩個輸入端的信號同時向相反方向變化，而變化的時間有差異的現象，稱為競爭。

冒險：由競爭而可能產生輸出干擾脈沖的現象稱為冒險。

競爭-冒險現象解決辦法

發現并消去互補相乘項

增加乘積項以避免互補項相加

輸出端并聯電容器

鎖存器

雙穩態存儲電路（雙穩態電路）：具有0、1兩種邏輯狀態，一旦進入其中一種狀態，就能長期保持不變的單元電路叫做雙穩態存儲電路，簡稱雙穩態電路。下圖是使用非門構成的最基本的雙穩態電路。

最基本的雙穩態電路

基本SR鎖存器

鎖存器（Latch） 是一種脈沖電平敏感的雙穩態電路，具備0和1兩個穩定狀態，一旦狀態被確定，就可自行保持，直到外部特定輸入脈沖電平作用在電路的一定位置時，才有可能改變狀態。

將上述的最簡單的雙穩態電路中的非門換成或非門或者與非門，構成下圖所示的電路是基本SR鎖存器。

或非門構成的SR鎖存器

或非門構成的電路

或非門構成的SR鎖存器功能表

與非門構成的SR鎖存器

與非門構成的電路

與非門構成的SR鎖存器功能表

門控SR鎖存器

門控SR鎖存器的電路

D鎖存器

與SR鎖存器不同，D鎖存器在工作中不存在非定義狀態。

D鎖存器的功能表

傳輸門控D鎖存器

傳輸門控D鎖存器是最基本的雙穩態電路的基礎上增加兩個傳輸門。

傳輸門控D鎖存器

邏輯門控D鎖存器

邏輯門控D鎖存器

觸發器

對時鐘脈沖邊沿敏感的狀態更新稱為觸發。具備觸發工作特性的存儲單元稱為觸發器。

D觸發器

D觸發器的特征表如下，

特性方程：

JK觸發器

JK觸發器的特征表如下，

特性方程：

JK觸發器特點：

JK均置位為0時，狀態保持。

JK均置位為1時，狀態翻轉。

J置位為1，K置位為0，次態置位為1。

J置位為0，K置位為1，次態置位為0。

T觸發器

T觸發器的特征表如下，

特性方程：

JK觸發器特點：當控制信號T=1時，每來一個脈沖，狀態翻轉一次，當T=0時，輸出狀態保持不變。

T’觸發器

當T觸發器的T固定接入高電平時，即T=1，特征方程變為。

SR觸發器

SR觸發器的特征表如下，

類似，SR鎖存器的功能。

時序邏輯電路

時序邏輯電路

由組合電路和存儲電路組成，時序電路的狀態和時間因素相關，即時序電路的任一時刻的狀態變量不僅是輸入信號的函數，而且還是電路以前狀態變量的函數，并且當前輸入變量和狀態決定電路的下一狀態。時序電路的輸出信號由輸入信號和電路狀態共同決定。

異步時序電路

電路沒有統一的時鐘，有些觸發器的時鐘輸入端與時鐘脈沖源相連，這些觸發器的狀態變化與時鐘脈沖同步，而有些觸發器的狀態變化不與時鐘脈沖同步。存儲電路的狀態轉換因為存在時間差異而可能造成短時間輸出狀態的不確定，而且這種不確定的狀態有時是不容易判斷的。

同步時序電路

存儲電路中所有觸發器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發器的狀態的變化都與所加的時鐘脈沖信號同步。

狀態機

狀態機就是能夠根據控制信號按照預先設定的狀態進行狀態轉移，是協調相關信號動作、完成特定動作的控制中心。狀態機簡寫為 FSM （Finite State Machine）。

Moore型狀態機時序電路：輸出只和當前狀態有關而與輸入無關。

Mealy型狀態機時序電路：輸出不僅和當前狀態有關而且和輸入有關。

時序邏輯電路功能的表達

邏輯方程組、轉換表、狀態表、狀態圖、時序圖。

同步時鐘的時鐘偏移的原因

各觸發器時鐘傳輸路徑上的長度不同；

各觸發器時鐘傳輸路徑上的經過的緩沖器的數量不同；

各觸發器時鐘傳輸路徑上的負載不平衡。