在IC工業中有許多不同的領域，IC設計者的特征也會有些不同。在A領域的一個好的IC設計者也許會花很長時間去熟悉B領域的知識。在我們職業生涯的開始，我們應該問我們自己一些問題，我們想要成為怎樣的IC設計者?消費?PC外圍?通信?微處理器或DSP?等等。

IC設計的基本規則和流程是一樣的，無論啥樣的都會加到其中。HDL，和軟件等是幫助我們理解芯片的工具。IC的靈魂是知識。因此我們遇到的個挑戰將是獲得設計的相關信息，然后理解信息并應用它。

但是有些信息不是的，我們需要加入一些協會或從如IEEE/ISO等那些組織購買一些文檔。設計者應該有很強的背景知識來很快的理解他們，甚至能改進存在的標準或。一個好的設計者應該應該有足夠的設計技能和工具應用知識并且不斷的積累他們。

例如：

8口以太網轉換HUB控制器

需要知識：IEEE802.3標準，包括10MHZ以太網和100MHZ快速以太網。

相關領域：異步傳輸模式(ATM)，IEEE802.11無限局域網，IEEE1394，USB等。

HDL，計算機仿真和只能解決ASIC設計流程的數字部分。如果在IC中有任何模擬部分，他將依賴模擬設計者或從另外的廠家購買。甚至一些純數字部分也能從另外一些廠家購買以加速上市時間。那些不是被我們設計的部分稱為IP，包括HDL代碼，網表，硬核。對于我們設計的技術取決于硬核。一些IP是非常貴的，如在USB2.0中的PHY。一些小的公司沒有足夠的人力和軟件資源來完成有些工作，甚至他們不能在缺貨期預定足夠的晶原，因此涉及服務公司取代了他們的工作。但并不是每個IP都滿足我們的需要，有時我們需要在購買后作一些修改。我們要在設計前決定所要用到的IPs。

在設計開始，設計者必須理解所有相關的標準、規范和算法。但是有許多方法來應用這些規范和算法。的結構是快速和芯片尺寸的結合。不幸的是，快速的需求常常和芯片尺寸的需求是對立的。因此，在HDL編碼工作前規劃一個的結構也是一個重要的問題。

例如：

1：除法器

除數被固定。快的方法是查表，但是這個方法需要大的內存。我們可以可以從被除數中不斷的減去除數直到新的被除數比除數小。它會花更多的時間但用少的硬件。還有許多的方法來構建除法器，每種方法都有他自己的優點和缺點。

2：圖像處理的動態評估器

從前一個圖片中發現相似的8×8模塊，在整個電影剪輯中。基本的有全搜索和三步搜索的方法。許多的論文已經討論過優化硬件復雜度和速度的結構，這里我不再祥解釋。

一個好的設計者應該要被實際經驗培訓和不斷的。我們要在每個設計工作中非常小心和耐心。因為一個NRE將會消耗大量的金錢和數周的時間，如果他不小心犯錯，設計者將會對金錢和計劃失敗負責。經驗和小心也許是來完成一個成功的設計項目的方法。

以下條款是一些對一個穩步的和成功的設計的建議：(可能有些朋友也指出了其中的部分，我這里只作簡要說明，可能稍有不同)

命名風格：

1、不要用關鍵字做信號名;

2、不要在中用VERILOG關鍵字做信號名;

3、命名信號用含義;

4、命名I/O口用盡量短的名字;

5、不要把信號用高和低的情況混合命名;

6、信號的個字母必須是A-Z是一個規則;

7、使模塊名、實例名和文件名相同。

編碼風格：記住，一個好的代碼是其他人可以很容易閱讀和理解的。

1、盡可能多的增加說明語句;

2、在一個設計中固定編碼格式和統一所有的模塊，根從項目定義的格式;

3、把全部設計分成適合數量的不同的模塊或實體;

4、在一個always/process中的所有信號必須相關;

5、不要用關鍵字或一些經常被用來安全綜合的語法;

6、不要用復雜邏輯;

7、在一個if語句中的所有條件必須相關;

設計風格

1、強烈建議用同步設計;

2、在設計時總是記住時序問題;

3、在一個設計開始就要考慮到地電平或高電平復位、同步或異步復位、上升沿或下降沿觸發等問題，在所有模塊中都要遵守它;

4、在不同的情況下用if和case;

5、在鎖存一個信號或總線時要小心;

6、確信所有寄存器的輸出信號能夠被復位/置位;

7、永遠不要再寫入之前讀取任何內部存儲器(如SRAM);

8、從一個時鐘到另一個不同的時鐘傳輸數據時用數據緩沖，他工作像一個雙時鐘FIFO;

9、在VHDL中二維數組可以使用，它是非常有用的。在VERILOG中他僅僅可以使用在測試模塊中，不能被綜合;

10、遵守register-inregister-out規則;

11、像synopsys的DC的綜合工具是非常穩定的，任何bugs都不會從綜合工具中產生;

12、確保版本與ASIC的版本盡可能的相似，特別是SRAM類型，若版本一致是理想的;

13、在嵌入式存儲器中使用BIST;

14、虛單元和一些修正電路是必需的;

15、一些簡單的測試電路也是需要的，經常在一個芯片中有許多測試模塊;

16、除非低功耗不要用門控時鐘;

17、不要依靠腳本來保證設計。但是在腳本中的一些好的約束能夠起到更好的性能(例如前向加法器);

18、如果時間充裕，通過時鐘做一個多鎖存器來取代用MUX;

19、不要用內部tri-state，ASIC需要總線保持器來處理內部tri-state;

20、在toplevel中作padinsertion;

21、選擇pad時要小心(如上拉能力，施密特觸發器，5伏耐壓等);

22、小心由時鐘偏差引起的問題;

23、不要試著產生半周期信號;

24、如果有很多函數要修正，請一個一個地作，修正一個函數檢查一個函數;

25、在一個計算等式中排列每個信號的位數是一個好習慣，即使綜合工具能做;

26、不要使用HDL提供的除法器;

27、削減不必要的時鐘。它會在設計和布局中引起很多麻煩，大多數有1-4個專門的時鐘通道;

以上是大家在設計中遵守的要點，它可以使你的設計更好。

FPGA設計中不建議使用的電路

1、不建議使用組合邏輯時鐘或門控時鐘。組合邏輯和門控時鐘很容易產生毛刺，用組合邏輯的輸出作為時鐘很容易使系統產生誤動作。

2、 不建議使用行波時鐘。行波記數器雖然原理簡單，設計方便，但級連時鐘（行波時鐘）容易造成時鐘偏差（△T），級數多了，很可能會影響其控制的觸發器的建立/保持時間，使設計難度加大。轉換的方法是采用同步記數器，同步計數器用原理圖描述可能較難，但用HDL語言很簡單就可以描述一個4位計數器。

3、盡量避免采用多個時鐘，多使用觸發器的使能端來解決。在可編程邏輯器件設計時，由于時鐘建立應盡量避免采用多時鐘網絡，或者采用適當的措施減少時鐘的個數，使用頻率低的時鐘盡量簡化消除。

4、觸發器的置/復位端盡量避免出現毛刺，及自我復位電路等，只用一個全局復位信號。

5、電路中盡量避免“死循環”電路，如RS觸發器等。

6、禁止時鐘在不同可編程器件中級連，盡量降低時鐘到各個器件時鐘偏差值。