01

SerDes簡介

首先我們要了解什么是SerDes，SerDes的應(yīng)用場景又是什么呢？SerDes又有哪些常見的種類？做過FPGA的小伙伴想必都知道串口，與并行傳輸技術(shù)相比，串行傳輸技術(shù)的引腳數(shù)量少、擴(kuò)展能力強(qiáng)、采 用點(diǎn)對點(diǎn)的連接方式，而且能提供比并行傳輸更高帶寬，而SerDes的主要作用就是把并行數(shù)據(jù)轉(zhuǎn)化成為串行數(shù)據(jù)，或者將串行數(shù)據(jù)轉(zhuǎn)化為并行數(shù)據(jù)的“器件。

SerDes的全稱是SERializer（串行 器）/DESerializer(解串器)，這種主流的高速的時(shí)分多路復(fù)用（TDM）,點(diǎn)對點(diǎn)的串行通信技術(shù)可以充分利用通信的信道容量，提升通信速度，進(jìn)而大量的降低通信成本。

目前，商用基于SerDes架構(gòu)的通信協(xié)議最高可實(shí)現(xiàn)單通道56Gbps（好像已經(jīng)可達(dá)112Gbps）的速率，在未來高帶寬、低成本的應(yīng)用領(lǐng)域會(huì) 越來越廣泛。

實(shí)際上PCIE，JESD204B等復(fù)雜協(xié)議都是基于SerDes協(xié)議，常見的電SerDes就PCIE等協(xié)議來說，更接近物理層，所以SerDes通常又被稱之為物理層（PHY）器件。正是因?yàn)镾erDes的強(qiáng)電氣屬性，使得 Serdes具有以下優(yōu)點(diǎn)：

1.減少布線沖突（非獨(dú)立時(shí)鐘嵌入在數(shù)據(jù)流中，解決了限制數(shù)據(jù)傳輸速率的Signal時(shí)鐘的Jilter問 題）；帶寬高 ；

2.引腳數(shù)目少 ；

3.抗噪聲、抗干擾能力強(qiáng)（差分傳輸）；

4.降低開關(guān)噪聲；

5.擴(kuò)展能力強(qiáng)；

6.更低的功耗和封裝成本；

根據(jù)SerDes的結(jié)構(gòu)的不同可以將其分為四類：

并行時(shí)鐘SerDes：將并行寬總線串行化為多個(gè)差分信號對，傳送與數(shù)據(jù)并聯(lián)的時(shí)鐘。這些SerDes 比較便宜，在需要同時(shí)使用多個(gè)SerDes 的應(yīng)用中，可以通過電纜或背板有效地?cái)U(kuò)展寬總線；

8B/10B編碼SerDes（最常見的結(jié)構(gòu)）：將每個(gè)數(shù)據(jù)字節(jié)映射到10bit代碼，然后將其串行化為單一 信號對。10位代碼是這樣定義的：為接收器鐘恢復(fù)提供足夠的轉(zhuǎn)換，并且保證直流平衡（即發(fā)送相 等數(shù)量的‘1’和‘0’）。這些屬性使8B/10B編碼SerDes 能夠在有損耗的互連和光纖傳輸中以較少的信 號失真高速運(yùn)行；

嵌入式時(shí)鐘SerDes：將數(shù)據(jù)總線和時(shí)鐘串化為一個(gè)串行信號對。兩個(gè)時(shí)鐘位，一高一低，在每個(gè) 時(shí)鐘循環(huán)中內(nèi)嵌串行數(shù)據(jù)流，對每個(gè)串行化字的開始和結(jié)束成幀，并且在串行流中建立定期的上升 邊沿。由于有效負(fù)載夾在嵌入式時(shí)鐘位之間，因此數(shù)據(jù)有效負(fù)載字寬度并不限定于字節(jié)的倍數(shù)；

位交錯(cuò)SerDes：將多個(gè)輸入串行流中的位匯聚為更快的串行信號對。

SerDes支持非常多的的主流工業(yè)標(biāo)準(zhǔn)，比如Serial RapidIO ，F(xiàn)iberChannel（FC），PCI-Express （PCIE），Advanced Switching Interface，Serial ATA（SATA），1-Gb Ethernet，10-Gb Ethernet（XAUI），Infiniband 1X，4X，12X等。

02

SerDes結(jié)構(gòu)

實(shí)上在SerDes收發(fā)器內(nèi)部包括高速串并轉(zhuǎn)換電路、時(shí)鐘數(shù)據(jù)恢復(fù)電路、數(shù)據(jù)編解碼電路、時(shí)鐘糾 正和通道綁定電路，為各種高速串行數(shù)據(jù)傳輸協(xié)議提供了物理層（PHY）基礎(chǔ)。

而主流的8B/10B編 碼SerDes則主要由物理介質(zhì)相關(guān)子層（ PMD）、物理媒介適配層（Physical Media Attachment，PMA）和物理編碼子層（ Physical Coding Sublayer，PCS ）所組成，且收發(fā)器的 TX發(fā)送端和RX接收端功能獨(dú)立。

SerDes收發(fā)器內(nèi)部的電路物理層結(jié)構(gòu)圖

各物理層的作用：

1.PCS層，負(fù)責(zé)數(shù)據(jù)流的編碼/解碼，是標(biāo)準(zhǔn)的可綜合CMOS數(shù)字邏輯，可以通過邏輯綜合實(shí)現(xiàn) 軟硬綜合實(shí)現(xiàn)。

2.PMA層，是數(shù)?；旌螩ML/CMOS電路，負(fù)責(zé)負(fù)責(zé)串化/解串化，是理解SerDes區(qū)別于并行接 口的關(guān)鍵。

3.PMD層，負(fù)責(zé)串行信號通信。

涉及模塊：

1.TXPLL：這個(gè)模塊主要使用具有1ps以下的抖動(dòng)的時(shí)鐘為參考，輸出數(shù)GHZ級的時(shí)鐘。

2.RXCDR(時(shí)鐘恢復(fù)）：這個(gè)模塊是一個(gè)復(fù)雜的控制回路，作用是來追蹤傳入數(shù)據(jù)的平均相位， 并不管Path上的任何SI或失真，通常是通過復(fù)雜的相位旋轉(zhuǎn)器或CDR驅(qū)動(dòng)的鎖相環(huán)來完成的。

3.TXdriver：這個(gè)模塊把序列化模塊轉(zhuǎn)化為差分信號。

4.RX均衡器：此模塊用連續(xù)的時(shí)間均衡器以及DFE（裁決反饋均衡器）來均衡高速效應(yīng)，通常 需要一個(gè)自動(dòng)增益的電路來促進(jìn)均衡效果，RX均衡器通常以狀態(tài)機(jī)邏輯和軟件的形式來實(shí)現(xiàn) 自動(dòng)校準(zhǔn)。

轉(zhuǎn)化過程：

1.發(fā)送（TX）即并轉(zhuǎn)串 簡單的來說就是并行信號通過FiFO，傳遞給內(nèi)部的8b/10b編碼器、擾碼器，防止數(shù)據(jù)連0/1， 之后傳遞給串行器進(jìn)行轉(zhuǎn)化，經(jīng)過均衡器均衡后，由驅(qū)動(dòng)發(fā)出。

2.接收（RX）即串轉(zhuǎn)并 簡單的來說就是輸入的串行信號經(jīng)過線性均衡器均衡后，去除了高速時(shí)鐘的jilter后，CDR從數(shù) 據(jù)中恢復(fù)Caputure時(shí)鐘，并通過解串器轉(zhuǎn)為對齊的并行信號，由驅(qū)動(dòng)發(fā)出。

03

光SerDes解串器

目前光互連中電串行/反串行器(SerDes)的高功耗和速度提升障礙是光互連發(fā)展的阻礙，人們逐 漸把目光投向光SerDes的高速收發(fā)器。

光SerDes解串器采用時(shí)間交錯(cuò)的多路復(fù)用技術(shù)來進(jìn)行并行 串行光信號的直接轉(zhuǎn)換，同時(shí)電SerDes的缺失極大地降低了數(shù)據(jù)傳輸通道中的功耗，以一個(gè)工作在 20個(gè)數(shù)據(jù)速率為2GHz的并行數(shù)字路徑和1個(gè)40GHz串行光通道之間的光SerDes收發(fā)器為例，其功 耗僅為13.5pJ/b左右，要遠(yuǎn)遠(yuǎn)低于同類型電SerDes的靜態(tài)功耗。

同時(shí)結(jié)合波分復(fù)用(WDM)、脈沖幅 度調(diào)制(PAM)、正交相移鍵控(QPSM)等多種光復(fù)用技術(shù)，可進(jìn)一步提高帶寬。

在數(shù)據(jù)中心、超級計(jì)算機(jī)和光纖接入網(wǎng)的數(shù)據(jù)通信中，對未來帶寬的需求不斷增長，這促使傳 統(tǒng)的電子鏈路被光鏈路取代，用于片內(nèi)和片外通信。

雖然光學(xué)技術(shù)在帶寬、損耗、串?dāng)_、電磁兼容 等方面具有優(yōu)勢，但由于光信號不能直接由處理器處理，需要將光信號轉(zhuǎn)換為電信號。

傳統(tǒng)的光互 連通信解決方案是將并行電信號通過芯片內(nèi)部的串行器/反串行器(SerDes)轉(zhuǎn)換為高速串行電信號， 再通過芯片外部的光收發(fā)器轉(zhuǎn)換為光信號。

由于SerDes電路的高功耗和鏈路比特率，光互連的發(fā)展 逐漸面臨瓶頸。

收發(fā)器的大部分功率消耗在模擬電路，特別是SerDes上，而不是光學(xué)器件上。

以當(dāng)前28Gb/s系統(tǒng)為例，收發(fā)器的光電轉(zhuǎn)換(EO)和光電轉(zhuǎn)換(OE)功耗僅為7.2pJ/b。但是整個(gè) 鏈路的功率預(yù)算增長到29.5pJ/b，其中22.3pJ/b(75.6%)是由SerDes電路貢獻(xiàn)的，這與OE-EO轉(zhuǎn)換 沒有直接關(guān)系。

進(jìn)一步的帶寬擴(kuò)展受到嚴(yán)重限制，因?yàn)樾枰鈦砘謴?fù)信號完整性，并在高速串行 鏈路的末端重新計(jì)時(shí)，即使是非常短的幾英寸距離。同時(shí)提高比特率和保持低功耗是不可持續(xù)的。

因此，最好是提高并行度來提高鏈路比特率。但是并行化程度的提高是由芯片的引腳數(shù)決定的，而 引腳數(shù)是由制造工藝、芯片尺寸、芯片頂層設(shè)計(jì)等決定的。

簡單地說，光SerDes就是利用時(shí)分復(fù)用技術(shù)將并行電信號加載到光載波上，獲得單波長單通道 電平可能高于40Gb/s的串行光傳輸，同時(shí)完成光電和串并聯(lián)轉(zhuǎn)換。

如圖3所示，傳統(tǒng)的電子SerDes 收發(fā)器需要兩級轉(zhuǎn)換，以高速串行電信號為介質(zhì)，將低速并行電信號轉(zhuǎn)換為高速串行光信號，而光 SerDes收發(fā)器實(shí)現(xiàn)了低速并行電信號與高速串行光信號的直接轉(zhuǎn)換，即比傳統(tǒng)的電SerDes多了一 級光電信號轉(zhuǎn)化。

兩種收發(fā)器的比較。(a)在傳統(tǒng)收發(fā)器中，以高速串行電信號為介質(zhì)，利用電子SerDes將并行 電信號轉(zhuǎn)換為高速串行光信號。(b)在所提出的收發(fā)器中，利用光SerDes將并行電信號直接轉(zhuǎn)換為 高速串行光信號。

04

SerDes主要包括以下幾個(gè)部分：

1、SerDes的前輩：LVDS SerDes，其中LVDS應(yīng)該是大家比較熟悉的，這里不會(huì)展開，主要就是LVDS是1995年作為「ANSI/TIA/EIA-644」制定了標(biāo)準(zhǔn)規(guī)格的串行接口用物理層規(guī)格，為很多串行差分總線的發(fā)展奠定了基礎(chǔ)。

2、SerDes底層硬件包括早期的LVDS和現(xiàn)在CML：SerDes信號層采用的LVDS工作在155Mbps~1.25Gbps之間，而CML(電流模式信號)在600Mbps和10+ Gbps。

因此現(xiàn)在SerDes一般使用CML。但是LVDS和CML信號可以互通，但要有外接電阻做電平轉(zhuǎn)換。

LVDS SerDes的基本原理理解串行總線高速、遠(yuǎn)距離、低雜音的特征。

針對LVDS、CML等差分技術(shù)會(huì)詳細(xì)的介紹；上面已經(jīng)詳細(xì)介紹了LVDS，在閱讀文檔時(shí)，還時(shí)?？吹紺ML、LVPECL，那么這些差分信號之間的差別是什么？

差分技術(shù)：LVDS、MLVDS、CML、LVPECL的區(qū)別與應(yīng)用場景平衡型差分傳輸Differential Transmission 是一種信號傳輸?shù)募夹g(shù)，區(qū)別于傳統(tǒng)的一根信號線一根地線的非平衡型單端Single End Transmission 做法，差分傳輸在這兩根線上都傳輸信號，這兩個(gè)信號的振幅相同，相位相反。在這兩根線上的傳輸?shù)男盘柧褪遣罘中盘枴?br />
信號接收端比較這兩個(gè)電壓的差值來判斷發(fā)送端發(fā)送的邏輯狀態(tài)。在電路板上，差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。

差分信號示意圖

差分信號與傳統(tǒng)的一根信號線一根地線（即單端信號）走線的做法相比，其優(yōu)缺點(diǎn)分別是。

優(yōu)點(diǎn)：

1.抗干擾能力強(qiáng)。干擾噪聲一般會(huì)等值、同時(shí)的被加載到兩根信號線上，而接收端關(guān)心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

2.能有效抑制電磁干擾（EMI）。由于兩根線靠得很近且信號幅值相等，這兩根線與地線之間的耦合電磁場的幅值也相等，同時(shí)他們的信號極性相反，按右手螺旋定則，那他們的磁力線是互相抵消的。兩根線耦合的越緊密，互相抵消的磁力線就越多。泄放到外界的電磁能量越少。

3.時(shí)序定位準(zhǔn)確。差分信號的接收端是兩根線上的信號幅值之差發(fā)生正負(fù)跳變的點(diǎn)，作為判斷邏輯0/1跳變的點(diǎn)的。而普通單端信號以閾值電壓作為信號邏輯0/1的跳變點(diǎn)，受閾值電壓與信號幅值電壓之比的影響較大，不適合低幅度的信號。

4.發(fā)送端電流源始終導(dǎo)通，消除開關(guān)噪聲帶來的尖峰（單端技術(shù)中所需要）和大電流晶體管不斷導(dǎo)通-關(guān)斷造成的電磁干擾EMI。

缺點(diǎn)：

若電路板的面積非常吃緊，單端信號可以只有一根信號線，地線走地平面，而差分信號一定要走兩根等長、等寬、緊密靠近、且在同一層面的線。這樣的情況常常發(fā)生在芯片的管腳間距很小，以至于只能穿過一根走線的情況下。

05

幾種典型差分信號

為了實(shí)現(xiàn)高速數(shù)據(jù)傳輸，有多種差分技術(shù)可供選擇。這些差分技術(shù)都有差分信號幾個(gè)共同的優(yōu)點(diǎn)，但是在性能、功耗和應(yīng)用場景上有很大的區(qū)別。下圖列舉了最常用的幾種差分信號技術(shù)和它們的主要參數(shù)。

各種差分技術(shù)的工業(yè)標(biāo)準(zhǔn)

LVDS信號擺幅低，為350mv，對應(yīng)功耗很低，速率達(dá)到3.125Gbps?？偟膩碚f，終接方法簡單、功耗和噪聲低等優(yōu)點(diǎn)，使得LVDS成為幾十Mbps至3Gbps、甚至更高的應(yīng)用之首選。

我們可以毫不夸張地說--LVDS（Low voltage differential signaling）技術(shù)開拓了串行接口的歷史。

在1990年代中期，LVDS SerDes（串行轉(zhuǎn)換器/串行解串器）被使用于市場需求急速擴(kuò)大的筆記本電腦上，銷售數(shù)量急劇猛增。

LVDS為筆記本電腦在世界上的普及起到了一定的作用，為液晶顯示器在市場上站穩(wěn)腳跟做出了很大的貢獻(xiàn)。

使用于筆記本電腦的LVDS SerDes在那之后，被集中用于電腦用芯片組和液晶時(shí)間控制器IC（TCON），以應(yīng)對UXGA和WUXGA之類高分辨率液晶屏所需，被持續(xù)使用了15年以上。

筆記本應(yīng)用上從2012年左右開始慢慢被eDP（embedded DisplayPort）替換。但可以說LVDS SerDes直到近期仍是支撐著筆記本電腦市場的存在。

但LVDS SerDes并不是連接液晶顯示屏和邏輯板的“專用”接口技術(shù)。分析一下這一技術(shù)的內(nèi)容就會(huì)一目了然--它是一種連接A點(diǎn)與B點(diǎn)的普通的串行接口技術(shù)。

因此，他可以在各種不同的接口用途上適用。那么在哪些用途上如何使用才能更好地發(fā)揮出LVDS SerDes的性能呢？下面我們就來詳細(xì)說明。

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發(fā)揮高速的數(shù)據(jù)傳輸?shù)淖饔?/strong>