Sequencer默認(rèn)不執(zhí)行任何Sequence。驗(yàn)證工程師可以通過調(diào)用start()啟動(dòng)一個(gè)Sequence，也可以通過uvm_config_db指定一個(gè)自動(dòng)啟動(dòng)的Sequence。

手動(dòng)啟動(dòng)Sequence

驗(yàn)證工程師可以實(shí)例化，然后隨機(jī)化一個(gè)Sequence，最后調(diào)用start()啟動(dòng)這個(gè)Sequence。

自動(dòng)啟動(dòng)Sequence

隨著run-time phase的啟動(dòng)，sequencer將檢查該phase是否有一個(gè)Sequence可以自動(dòng)啟動(dòng)。這樣的“自動(dòng)啟動(dòng)Sequence”通常在test case中設(shè)置。

也可以啟動(dòng)一個(gè)Sequence的特定實(shí)例

進(jìn)入指定phase后，該Sequence實(shí)例將被啟動(dòng)。sequencer不會(huì)對(duì)Sequence的實(shí)例進(jìn)行隨機(jī)化。

覆蓋Sequence Items和Sequences

在用戶定義的uvm_test中，例如base_test_ubus_demo，你可以通過factory配置uvm驗(yàn)證環(huán)境來創(chuàng)建不一樣的Sequences和Sequence Items。

a) 擴(kuò)展基類simple_item，聲明一個(gè)用戶定義的Sequence Items類word_aligned_item。

b) 調(diào)用合適的 uvm_factory覆蓋方法，類型覆蓋或者實(shí)例覆蓋。假設(shè)simple_seq_do sequence由simple_sequencer sequencer執(zhí)行，你可以選擇用word_aligned_item類型來替換simple_item類型。

覆蓋生效之后，將創(chuàng)建一個(gè)word_aligned_item，而不是一個(gè)simple_item。