了解DSSHA1可合成SHA-1協處理器
質詢和響應身份驗證要求 MAC 發起方和 MAC 接收方根據隱藏的機密和公共數據計算消息認證代碼。發起方通常是 SHA-1 身份驗證器或具有 SHA-1 引擎的受保護內存。MAC 接收方是應用程序的主機處理器。本應用筆記介紹了DSSHA1可合成SHA-1協處理器，該協處理器可在專用集成電路（ASIC）或現場可編程門陣列（FPGA）中實現，作為DS2460 SHA-1協處理器或基于微處理器的替代方案。
介紹
質詢和響應身份驗證基于消息身份驗證代碼 （MAC） 的計算。該方法涉及兩個實體，即 MAC 發起方和 MAC 接收方，它們共享一個隱藏的機密。為了證明 MAC 發起方的真實性，MAC 接收方會生成一個隨機數，并將其作為質詢發送給發起方。然后，MAC 發起方必須根據機密、消息和質詢計算新的 MAC，并將其發送回接收方。如果發起方證明能夠為任何質詢生成有效的MAC，則非常確定它知道該機密，因此可以被認為是真實的。計算消息身份驗證代碼的徹底審查和國際認證的算法是SHA-1，它由美國國家標準與技術研究院（NIST）開發。
ADI公司生產一系列采用SHA-1算法的認證器件。教程3675“通過安全認證保護研發投資”以安全存儲器和DS2460 SHA-1協處理器的形式解釋了ADI公司的認證解決方案。DSSHA1存儲器映射SHA-1協處理器允許DS2460的計算能力在專用集成電路（ASIC）或現場可編程門陣列（FPGA）中實現，無需開發軟件即可執行復雜的SHA-1計算。DSSHA1或DS2460計算的MAC僅適用于ADI公司的SHA-1器件。
描述
DSSHA1 是一款可合成的內存映射 SHA-1 協處理器，包括一個存儲 64 字節消息的 64 字節通用 RAM。輸入消息用于計算 SHA-1 MAC。DSSHA1 輸入和輸出端口信號設計用于內部連接到 32 位總線。通過積極的比較結果，在主機系統和從屬附件之間實現了身份驗證安全性。
圖 1 顯示了 DSSHA1 框圖。表 1 描述了將 DSSHA1 連接到主機系統的信號。使用數據總線輸入、地址和控制信號，將 64 字節 SHA-1 消息插入 RAM。將輸入信號RUN_SHA觸發至邏輯高電平將啟動SHA-1計算。輸出 BUSY 信號指示正在發生的計算。完成 BUSY 信號后，結果寄存器包含 20 字節消息摘要以供讀取。
圖1.方框圖。
| 名字 | 類型* | 功能 |
| CLK | I | 時鐘。在正邊，信號 DATAI[31：0] 和 DATAO[31：0] 上的數據被輸入和輸出。 |
| RSTZ | I | /有效復位。RSTZ信號在CLK信號的正邊沿的每個間隔處進行評估。有必要在每次加載 512 位消息和 MAC 計算之前進行重置。 |
| CSZ | I | /有效芯片選擇。對于寄存器和存儲器的所有訪問，此信號必須為低電平。 |
| WRZ | I | 低電平有效寫使能。在所有寫入操作期間，此信號必須為低電平。 |
| ADDR[4:0] | I | 地址 [4：0]。這五個信號就是地址信號。 |
| DATAI[31:0] | I | 數據總線輸入。這32個信號是輸入數據總線。 |
| DATAO[31:0] | O | 數據總線輸出。這32個信號是輸出數據總線。 |
| BUSY | O | 忙。當信號為高電平時，此信號表示SHA-1協處理器正忙于執行計算。當此信號為高電平時，不應有數據訪問。 |
| RUN_SHA | I | 運行 SHA-1。該信號必須只有一個時鐘周期寬，并在CLK信號的正邊沿啟動SHA-1計算。 |
| *I = 輸入，O = 輸出。 | ||
詳細寄存器說明
DSSHA1 存儲器由 32 個 2 位字組成，從輸入緩沖器開始，以寄存器結束，用于讀取 MAC 結果（表 <>）。
| 地址（十六進制） | 類型 | 訪問 | 功能 |
| 00h 至 0Fh | RAM | 讀/寫 | 64字節緩沖器輸入。這是 512 位輸入塊，通常包括 64 位從設備密鑰和由隨機質詢和各種數據組成的 448 位輸入消息。 |
| 10小時至14小時 | 寄存 器 | 讀 | 20 字節結果。這是用于與 SHA-1 從設備接收到的 MAC 進行比較的 MAC。 |
輸入緩沖器（00h 至 0Fh）
SHA-1 引擎通過 64 字節輸入緩沖區接收要處理的數據。此緩沖區保存 SHA-512 引擎處理以生成 MAC 的 1 位消息。機密和其他消息數據包含在輸入緩沖區中。密鑰的安全性是留給設計人員的任務。數據的格式由每個ADI公司的SHA-1從器件定義。
MAC 結果（10 小時至 14 小時）
SHA-20 計算的 1 字節 MAC 駐留在 MAC 結果地址空間中。
設備操作
DSSHA1在應用中的典型用途包括寫入、讀取和運行SHA-1引擎，并使用MAC結果將該模塊與1-Wire SHA-1器件的MAC進行外部比較。所有這些活動都通過具有獨立數據輸入和輸出線的 32 位接口進行控制，以便輕松連接到 ASIC 或 FPGA 內部總線。下面的 SHA-1 引擎控制部分介紹了數據輸入和輸出格式以及如何指示 SHA-1 引擎執行 MAC 計算。
SHA-1 發動機控制
DSSHA1執行SHA-1發動機的工作。輸入緩沖區接受消息。MAC 輸出緩沖區接收生成的 SHA-1 計算。圖 2 說明了流入和流出 SHA-1 引擎的數據流。
應用電源復位啟動使用 SHA-1 引擎的第一步。接下來，以表 3 的格式將消息加載到輸入緩沖區中。消息加載完成后，用戶向RUN_SHA輸入信號發送脈沖。在 SHA-1 計算期間，BUSY 信號變為并保持邏輯高電平。當SHA-1計算完成時，忙信號再次變為邏輯低電平。所有五個MRR寄存器（見表4）都包含用于讀取的MAC結果。
圖2.數據流圖。
| M0[31：24] = （IB + 0） | M0[23：16] = （IB + 1） | M0[15：8] = （IB + 2） | M0[7：0] = （IB + 3） |
| M1[31：24] = （IB + 4） | M1[23：16] = （IB + 5） | M1[15：8] = （IB + 6） | M1[7：0] = （IB + 7） |
| M2[31：24] = （IB + 8） | M2[23：16] = （IB + 9） | M2[15：8] = （IB + 10） | M2[7：0] = （IB + 11） |
| M3[31：24] = （IB + 12） | M3[23：16] = （IB + 13） | M3[15：8] = （IB + 14） | M3[7：0] = （IB + 15） |
| M4[31：24] = （IB + 16） | M4[23：16] = （IB + 17） | M4[15：8] = （IB + 18） | M4[7：0] = （IB + 19） |
| M5[31：24] = （IB + 20） | M5[23：16] = （IB + 21） | M5[15：8] = （IB + 22） | M5[7：0] = （IB + 23） |
| M6[31：24] = （IB + 24） | M6[23：16] = （IB + 25） | M6[15：8] = （IB + 26） | M6[7：0] = （IB + 27） |
| M7[31：24] = （IB + 28） | M7[23：16] = （IB + 29） | M7[15：8] = （IB + 30） | M7[7：0] = （IB + 31） |
| M8[31：24] = （IB + 32） | M8[23：16] = （IB + 33） | M8[15：8] = （IB + 34） | M8[7：0] = （IB + 35） |
| M9[31：24] = （IB + 36） | M9[23：16] = （IB + 37） | M9[15：8] = （IB + 38） | M9[7：0] = （IB + 39） |
| M10[31：24] = （IB + 40） | M10[23：16] = （IB + 41） | M10[15：8] = （IB + 42） | M10[7：0] = （IB + 43） |
| M11[31：24] = （IB + 44） | M11[23：16] = （IB + 45） | M11[15：8] = （IB + 46） | M11[7：0] = （IB + 47） |
| M12[31：24] = （IB + 48） | M12[23：16] = （IB + 49） | M12[15：8] = （IB + 50） | M12[7：0] = （IB + 51） |
| M13[31：24] = （IB + 52） | M13[23：16] = （IB + 53） | M13[15：8] = （IB + 54） | M13[7：0] = （IB + 55） |
| M14[31：24] = （IB + 56） | M14[23：16] = （IB + 57） | M14[15：8] = （IB + 58） | M14[7：0] = （IB + 59） |
| M15[31：24] = （IB + 60） | M15[23：16] = （IB + 61） | M15[15：8] = （IB + 62） | M15[7：0] = （IB + 63） |
| Mt = SHA-1 發動機的輸入緩沖區;0 ≤ t ≤ 15;32 位字，起始地址為 00h，結束地址為 0Fh。 IB = 輸入緩沖區。 | |||
表 4 顯示了保存 MAC 的五個 32 位變量 A 到 E 如何映射到各自的位置。
| Address (Hex) | MAC Result Registers (MRR) |
| 10h | MRR[31:0] = A[31:0] (least significant) |
| 11h | MRR[31:0] = B[31:0] |
| 12h | MRR[31:0] = C[31:0] |
| 13h | MRR[31:0] = D[31:0] |
| 14h | MRR[31:0] = E[31:0] (most significant) |
MAC 比較
主站需要針對 DSSHA1 MAC 測試從屬 MAC。如果從屬 MAC 和 DSSHA1 MAC 的值相等，則驗證真實性。如果從屬 MAC 和 DSSHA1 MAC 不同，則會驗證欺詐行為。
功能驗證
要測試 DSSHA1，測試消息“abc”可以驗證功能。此具有適當填充的測試消息可以轉換為以下輸入塊：
| W[0] = 61626380 | W[8] = 00000000 |
| W[1] = 00000000 | W[9] = 00000000 |
| W[2] = 00000000 | W[10] = 00000000 |
| W[3] = 00000000 | W[11] = 00000000 |
| W[4] = 00000000 | W[12] = 00000000 |
| W[5] = 00000000 | W[13] = 00000000 |
| W[6] = 00000000 | W[14] = 00000000 |
| W[7] = 00000000 | W[15] = 00000018 |
使用表 3 的格式，此測試消息的輸入塊將是表 5 中的值。
| M0[31：24] = 61h | M0[23：16] = 62h | M0[15：8] = 63h | M0[7：0] = 80h |
| M1[31：24] = 00h | M1[23：16] = 00h | M1[15：8] = 00h | M1[7：0] = 00h |
| M2[31：24] = 00h | M2[23：16] = 00h | M2[15：8] = 00h | M2[7：0] = 00h |
| M3[31：24] = 00h | M3[23：16] = 00h | M3[15：8] = 00h | M3[7：0] = 00h |
| M4[31：24] = 00h | M4[23：16] = 00h | M4[15：8] = 00h | M4[7：0] = 00h |
| M5[31：24] = 00h | M5[23：16] = 00h | M5[15：8] = 00h | M5[7：0] = 00h |
| M6[31：24] = 00h | M6[23：16] = 00h | M6[15：8] = 00h | M6[7：0] = 00h |
| M7[31：24] = 00h | M7[23：16] = 00h | M7[15：8] = 00h | M7[7：0] = 00h |
| M8[31：24] = 00h | M8[23：16] = 00h | M8[15：8] = 00h | M8[7：0] = 00h |
| M9[31：24] = 00h | M9[23：16] = 00h | M9[15：8] = 00h | M9[7：0] = 00h |
| M10[31：24] = 00h | M10[23：16] = 00h | M10[15：8] = 00h | M10[7：0] = 00h |
| M11[31：24] = 00h | M11[23：16] = 00h | M11[15：8] = 00h | M11[7：0] = 00h |
| M12[31：24] = 00h | M12[23：16] = 00h | M12[15：8] = 00h | M12[7：0] = 00h |
| M13[31：24] = 00h | M13[23：16] = 00h | M13[15：8] = 00h | M13[7：0] = 00h |
| M14[31：24] = 00h | M14[23：16] = 00h | M14[15：8] = 00h | M14[7：0] = 00h |
| M15[31：24] = 00h | M15[23：16] = 00h | M15[15：8] = 00h | M15[7：0] = 18h |
| Mt = SHA-1 發動機的輸入緩沖區;0 ≤ t ≤ 15;32 位字，起始地址為 00h，結束地址為 0Fh。 | |||
此塊的計算輸出為：
A[31：0] = 42541B35
B[31：0] = 5738D5E1
C[31：0] = 21834873
D[31：0] = 681E6DF6
E[31：0] = D8FDF6AD
ADI公司器件首先將這些字作為最高有效字，將獨立字節作為最低有效字節（LSB）。因此，MAC 的字節級傳輸序列將是：
| AD F6 FD D8 | F6 6D 1E 68 | 73 48 83 21 | E1 D5 38 57 | 35 1B 54 42 |
| (E) | (D) | (C) | (B) | (A) |
時序規格
圖 3 和圖 4 顯示了寫入和讀取 DSSHA1 的時序圖。表6顯示了使用ARM TSMC CL50G（50.018μm通用工藝）0.18V SAGE-X標準電池庫（版本1q8v2004）在+3°C下從1%電源到25%電源測量的延遲值。 輸出信號未加載。輸入信號以 0.200ns 的標準壓擺驅動，電源的 10% 至 90%。
| 參數 | 象征 | 最小值 | 麥克斯 | 單位 | ||
| CLK循環（注1） | tCYC | 12.500 | ns | |||
| CLK上升沿前的芯片選擇設置（注1） | tCSS | 0.229 | ns | |||
| CLK上升沿后芯片選擇保持（注1） | tCSH | 0.000 | ns | |||
| CLK上升沿前的地址和數據設置（注1） | tAS | 0.229 | ns | |||
| CLK上升沿后的地址和數據保持（注1） | tAH | 0.000 | ns | |||
| 有效輸出時間至DATAO有效（注釋1、2） | tAO | 0.984 | ns | |||
| 停用數據[31：0] （注1） | tD | 0.984 | ns | |||
|
注1：這些值取決于用于實現電路的過程。顯示的值僅用于示例目的，并使用 ARM 臺積電 CL018G（0.18μm 通用工藝）1.8V SAGE-X 標準細胞庫 2004q3v1 進行建模。ARM 部件號為 A0082。 注2：此時間定義為典型拐角的有效輸出的最長可能延遲。 |
||||||
圖3.寫入周期。
圖4.讀取周期。
應用信息
FPGA 或 ASIC 集成了設計的 DSSHA1。使用多個模塊，可實現的身份驗證方法使設計安全。在圖5中，帶有微處理器的設計模塊可以將SHA-1計算卸載到DSSHA1。在圖5中，設計人員首先制作一個隨機生成的質詢，并將DSSHA1的結果與DS28E01-100的響應進行比較。如果結果和響應匹配，則設計已經過身份驗證，可以啟用產品的功能。通常需要在軟件和硬件的身份驗證過程中進行更改。這使得成功攻擊的可能性降低。更多信息請參考應用筆記1098：“白皮書3：為什么1-Wire SHA-1器件安全？
圖5.典型的 FPGA 或 ASIC 應用。
物理估計
門數 6，423（NAND 2x1 用于計算）。
面積為85，470μm2，無布線。
面積為102，256μm2，布線估計值。
用于估算的庫：
ARM 臺積電 CL018G （0.18μm 通用工藝） 1.8V SAGE-X 標準電池庫，版本 2004Q3V1。ARM 部件號為 A0082。
驗證
業界通常使用以下約定來表示 IP 塊的驗證級別：
黃金IP一直是針對硅的。
銀牌IP一直是FPGA中的硅目標。
銅牌 IP 已在具有邏輯時序收斂功能的硅模型中得到驗證。
開發中的 IP 尚未得到驗證。
注意：DSSHA1已獲得銀牌地位。
交付
DSSHA1 軟件包隨附：
Verilog HDL
威瑞格測試臺
有關安裝程序和腳本的自述文件
總結
DSSHA1可合成SHA-1協處理器是DS2460或基于微處理器的替代方案。它可以嵌入到FPGA或ASIC中，在那里它顯示為存儲器映射器件。對于操作，首先在 16 字輸入緩沖區中填充用于 MAC 計算的數據。激活RUN_SHA信號將啟動計算過程，從而將 BUSY 信號從低電平更改為高電平。在 BUSY 信號恢復為低電平后，MAC 準備就緒，可以從 5 字結果寄存器讀取。主機處理器將 DSSHA1 計算的 MAC 與安全內存提供的 MAC 進行比較。如果兩個 MAC 值相同，則確認真實性。
審核編輯：郭婷
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