考慮到目前市場上有數千種轉換器，為特定應用選擇合適的ADC似乎是一項艱巨的任務。直接方法是直接訪問選擇指南和參數搜索引擎，例如ADI公司網站上提供的搜索引擎。輸入采樣率，分辨率，電源電壓和其他重要屬性，單擊“查找”按鈕，并希望最好。但這通常是不夠的。如何處理多種明顯的“最佳選擇”？有沒有辦法以更好的理解和更好的結果來處理任務？

目前，大多數ADC應用可分為四大細分市場：（a）數據采集，（b）精密工業測量，（c）語音帶和音頻，以及（d）“高速”（意味著采樣速率大于約5 MSPS）。這些應用中的很大一部分可以通過逐次逼近（SAR）、Σ-Δ（Σ-Δ）和流水線ADC來滿足?；玖私膺@些、三種最流行的ADC架構及其與細分市場的關系，是對選擇指南和搜索引擎的有用補充。

圖1.ADC 架構、應用、分辨率和采樣速率。

圖1中的分類大致顯示了這些應用領域和相關的典型架構與ADC分辨率（縱軸）和采樣速率（橫軸）的關系。虛線代表2005年中期的大致技術水平。盡管各種體系結構的規范有很多重疊，但應用程序本身是選擇所需特定體系結構的關鍵。

逐次逼近用于數據采集的ADC

逐次逼近型ADC是迄今為止數據采集應用中最流行的架構，特別是當多個通道需要輸入多路復用時。從 1970 年代的模塊化和混合器件到當今的現代低功耗 IC，逐次逼近型 ADC 一直是數據采集系統的主力。該架構于1940年代由貝爾實驗室首次用于實驗脈沖編碼調制（PCM）系統。 Epsco的Bernard Gordon于1954年推出了第一款商用真空管SAR ADC，這是一款耗散11瓦的50位500 kSPS ADC。

現代 IC SAR ADC 的分辨率為 8 位至 18 位，采樣速率高達 MHz。在撰寫本文時，可用器件的最新性能為16 MSPS （AD3）時為7621位，18 MSPS （AD2）時為7641位。輸出數據通常通過標準串行接口（I2例如C或SPI），但有些器件具有并行輸出（代價是引腳數和封裝尺寸明顯增加）。??

圖2.基本逐次逼近 （SAR） ADC。

基本的逐次逼近架構如圖2所示。為了處理快速變化的信號，SAR ADC具有輸入采樣保持（SHA），以在轉換周期內保持信號恒定。轉換從內部D/A轉換器（DAC）設置為中間電平開始。比較器確定SHA輸出是大于還是小于DAC輸出，結果（轉換的最高有效位（MSB））作為1或0存儲在逐次逼近寄存器（SAR）中。然后將DAC設置為1/4電平或3/4電平（取決于MSB的值），比較器決定轉換的第二位。結果（1或0）存儲在寄存器中，該過程繼續，直到確定所有位值。在轉換過程結束時，斷位邏輯信號（EOC、DRDY、BUSY 等）。首字母縮略詞SAR實際上代表逐次逼近寄存器（控制轉換過程的邏輯塊），通常被理解為整個架構的縮寫。

典型SAR ADC的時序圖如圖3所示。所示功能通常存在于大多數SAR ADC中，但其確切標簽可能因器件而異。請注意，與該特定樣本對應的數據在轉換時間結束時可用，沒有“管道”延遲或“延遲”。這使得SAR ADC易于在單脈沖、突發模式和多路復用應用中使用。

圖3.SAR A/D 轉換器的簡化時序圖。

大多數現代IC SAR ADC的內部轉換過程由高速時鐘（內部或外部，取決于ADC）控制，不需要與轉換開始輸入同步。

逐次逼近型ADC轉換過程中使用的基本算法可以追溯到1500年代。它與一個有用的數學難題的解決方案有關 - 通過最小稱重操作序列確定未知重量（參考文獻1）。如前所述，在這個問題中，目標是確定最小重量數，該重量將用于使用天平秤稱量從 1 磅到 40 磅的整數磅數。數學家塔塔利亞（Tartaglia）在1556年提出的一種解決方案是使用權重的二進制系列1磅，2磅，4磅，8磅，16磅和32磅（或20, 21, 22, 23, 24和 25).所提出的稱重算法與現代逐次逼近型ADC中使用的算法相同。（應該注意的是，該解決方案實際上可以測量高達 63 lb （26– 1） 而不是問題中所述的 40 磅）.* 使用天平刻度的二進制算法如圖 4 所示，重量未知為 45 磅。

*請注意，如果允許三元（基數-3：1，0，–1）邏輯，則可以分四個步驟解決問題，在天平的兩側應用1、3、9和27磅的重量。事實上，這些重量的最大重量為 40 磅。

圖4.使用平衡刻度和二進制權重的逐次逼近ADC算法。

SAR ADC的總體精度和線性度主要取決于內部DAC的特性。早期的精密SAR ADC，例如行業標準的AD574，使用帶有激光調整薄膜電阻的DAC，以實現所需的精度和線性度。然而，沉積和調整薄膜電阻器的過程會增加成本，并且在器件受到封裝的機械應力后，薄膜電阻器值可能會受到影響。

由于這些原因，開關電容（或電荷再分配）DAC在較新的基于CMOS的SAR ADC中變得很流行。開關電容DAC的主要優點是精度和線性度主要由高精度光刻決定，光刻技術確定了電容板面積，從而確定了電容和匹配程度。此外，小型電容器可以與主電容器并聯放置，在自動校準程序的控制下切換輸入和輸出，以實現高精度和線性度，而無需薄膜激光調整。由于電容器之間的溫度跟蹤可以優于1 ppm/8C，因此可實現高度的溫度穩定性。

CMOS是現代SAR ADC的首選工藝，也是模擬開關的理想工藝。因此，輸入多路復用可以相對直接地添加到基本的SAR ADC功能中，從而允許在單個芯片上集成完整的數據采集系統。額外的數字功能也很容易添加到基于SAR的ADC中，因此多路復用器時序、自動校準電路等功能正變得越來越普遍。

圖5顯示了AD79x8系列1 MSPS SAR ADC的元件。音序器允許自動轉換所選通道，或者如果需要，可以單獨尋址通道。數據通過串行端口傳輸。SAR ADC在多通道數據采集應用中很受歡迎，因為它們缺乏Σ-Δ和流水線ADC架構中典型的“流水線”延遲。SAR ADC 的轉換模式包括“單次”、“突發”和“連續”。

圖5.具有1通道輸入多路復用器的現代8 MSPS SAR ADC的功能框圖。該系列包括AD7908（8位）、AD7918（10位）和

AD7928

（12位）。

用于精密工業測量和儀器儀表的Σ-Δ型ADC

現代Σ-Δ型ADC實際上已經取代了積分型ADC（雙斜率、三斜率、四斜率等），適用于需要高分辨率（16位至24位）和高達幾百赫茲的有效采樣速率的應用。高分辨率與片內可編程增益放大器（PGA）相結合，可將傳感器（如電子秤和熱電偶）的小輸出電壓直接數字化。正確選擇采樣速率和數字濾波器帶寬還可以實現對 50 Hz 和 60 Hz 電力線頻率的出色抑制。Σ-Δ型ADC為使用儀表放大器（儀表放大器）和SAR ADC的傳統方法提供了一種有吸引力的替代方案。

Σ-Δ ADC架構背后的基本概念起源于1950年代的貝爾實驗室，即利用三角形調制和差分PCM的實驗性數字傳輸系統。到 1960 年代末，Σ-Δ 架構已廣為人知。然而，由于數字濾波器（當時很少見）是架構中不可或缺的一部分，因此直到1980年代后期才出現實際的IC實現，當時數字CMOS中的信號處理變得廣泛可用。Σ-Δ 中使用的基本概念（過采樣、噪聲整形、數字濾波和抽取）如圖 6 所示。

圖6.Σ-Δ 中使用的基本概念的噪聲頻譜效應：過采樣、數字濾波、噪聲整形和抽取。

圖6A顯示了傳統“奈奎斯特”操作的噪聲頻譜，其中ADC輸入信號介于直流和直流之間fS/2，并且量化噪聲均勻分布在同一帶寬上。在圖6B中，采樣頻率增加了一個系數K（過采樣比），但輸入信號帶寬保持不變。然后用數字濾波器去除落在信號帶寬之外的量化噪聲。輸出數據速率現在可以降低（抽?。┗卦疾蓸铀俾蔲S.這種過采樣過程，然后是數字濾波和抽取，增加了奈奎斯特帶寬內的SNR（直流至fS/2).K每加倍，直流至-fS/2帶寬增加 3 dB。圖6C顯示了基本的Σ-Δ架構，其中傳統的ADC被Σ-Δ調制器取代。調制器的作用是整形量化噪聲，使其大部分發生在目標帶寬之外，從而大大提高DC-fS/2區域。

基本的一階Σ-Δ型ADC如圖7所示，Σ-Δ調制器較為詳細。

圖7.一階Σ-Δ型ADC。

該基本調制器的核心是一個1位ADC（比較器）和一個1位DAC（開關）。雖然有許多多位Σ-Δ型ADC，但使用單位調制器的ADC具有固有的出色差分線性度的明顯優勢。

調制器的輸出為1位數據流。由于積分器周圍的負反饋，B處的信號平均值必須等于V在.如果 V在為零（即中間量程），輸出數據流中有相等數量的 1 和 0。當輸入信號變得更正時，1 的數量增加，0 的數量減少。同樣，當輸入信號變為更負時，1 的數量減少，0 的數量增加。因此，輸出流中的 1 與同一間隔內樣本總數（<> 密度）的比率必須與輸入的直流值成正比。

調制器還通過充當信號的低通濾波器和量化噪聲的高通濾波器來實現噪聲整形功能。請注意，數字濾波器是 Σ-Δ ADC 的組成部分，可以對其進行優化以提供出色的 50 Hz/60 Hz 工頻抑制。但是，數字濾波器確實引入了固有的流水線延遲，這在多路復用和伺服應用中絕對必須考慮。如果信號多路復用到Σ-Δ型ADC，則必須允許數字濾波器建立到新值，然后輸出數據才有效。這種建立通常需要幾個輸出時鐘周期。由于數字濾波器的流水線延遲，Σ-Δ轉換器不能在“單脈沖”或“突發”模式下工作。

雖然簡單的一階單比特Σ-Δ型ADC由于采用1位ADC和1位DAC而具有固有的線性和單調性，但它不能為高分辨率應用提供足夠的噪聲整形。增加調制器中的積分器數量（類似于向濾波器添加極點）可提供更多的噪聲整形，但代價是更復雜的設計，如圖8所示，二階1位調制器。請注意，與一階調制器相比，噪聲整形特性有所改善。高階調制器（大于三階）難以穩定，并且存在重大的設計挑戰。

圖8.二階Σ-Δ調制器。

高階調制器的一種常用替代方案是使用多位架構，其中1位ADC（比較器）替換為N位閃存轉換器，單位DAC（開關）替換為高度線性的N位DAC。通過使用數據加擾等技術來實現內部ADC和DAC所需的線性度，可以避免多位Σ-Δ型ADC中昂貴的激光調整。

雖然集成架構（雙斜率、三斜率等）仍用于數字電壓表等應用，但 CMOS Σ-Δ ADC 是當今工業測量應用的主要轉換器。這些轉換器提供出色的電力線共模抑制和高達 24 位的分辨率以及片上校準等數字便利性。許多器件具有可編程增益放大器（PGA），允許直接數字化來自橋式和熱電偶傳感器的小信號，而無需額外的外部信號調理電路和儀表放大器。

圖9顯示了精密稱重傳感器的簡化圖。這種特殊的稱重傳感器在 10V 激勵下為 2 kg 的負載產生 5mV 滿量程輸出電壓。

電橋的共模輸出電壓為2.5 V。該圖顯示了 2 kg 負載的橋電阻值。任何給定負載的輸出電壓與激勵電壓成正比，即與電源電壓成比例。

圖9.稱重傳感器信號調理應用。

對這種低電平輸出進行數字化的傳統方法是使用儀表放大器提供必要的增益，以驅動14位至18位分辨率的傳統SAR ADC。出于失調和漂移方面的考慮，需要AD5555或AD8230等“自穩穩零”儀表放大器。由于自動歸零儀表放大器的噪聲，需要適當的濾波電路。此外，SAR ADC的輸出數據通常被平均，以進一步降低噪聲。

圖10顯示了傳統儀表放大器/SAR ADC方法的一個有吸引力的替代方案，該方法使用稱重傳感器和AD7799高分辨率Σ-Δ型ADC之間的直接連接。ADC以10.16 Hz的吞吐速率將4 mV滿量程電橋輸出數字化為約7個“無噪聲”位（有關折合到輸入端的噪聲和無噪聲代碼分辨率的更多討論，請參閱進一步閱讀1）。比率式操作免除了增設精密基準電壓源的需要。

圖 10.使用高分辨率Σ-Δ型ADCAD7799進行稱重傳感器信號調理

當極低電平信號必須數字化為高分辨率時，Σ-Δ ADC是一種有吸引力的選擇，但用戶應了解，Σ-Δ ADC比SAR ADC的數字密集度更高，因此可能需要更長的開發周期。評估板和軟件可以極大地幫助這一過程。盡管如此，仍有許多儀器儀表和傳感器信號調理應用可以通過傳統的儀表放大器（用于信號放大和共模抑制）以及多路復用器和SAR ADC高效解決。

西格瑪三角洲用于語音帶和音頻的ADC

除了為各種工業測量應用（精密測量、傳感器監控、電能計量和電機控制）提供有吸引力的解決方案外，Σ-Δ轉換器還主導著現代語音頻段和音頻應用。Σ-Δ轉換器固有的高過采樣率的一個主要優點是，它們簡化了ADC的輸入抗混疊濾波器和DAC的輸出抗成像濾波器。此外，在基于CMOS的轉換器中添加數字功能的便利性使得數字濾波器可編程性等功能變得實用，而整體芯片面積、功耗和成本僅略有增加。

語音帶音頻的數字技術始于 1940 年代 PCM 電信應用的早期。早期的T載波系統使用8位壓縮ADC和擴展DAC，8 kSPS的采樣頻率成為早期標準。

現代數字蜂窩系統采用更高分辨率的過采樣線性Σ-Δ型ADC和DAC，而不是低分辨率的擴容技術。典型的SNR要求為60 dB至70 dB。如果需要擴展/擴展以與舊系統兼容，則在DSP硬件或軟件中完成。語音帶“編解碼器”（coder/decoders）具有PCM以外的許多應用，例如語音處理，加密等，有多種類型。

Σ-Δ型ADC和DAC也主導著要求更高的音頻市場，包括FM立體聲、計算機音頻、立體聲光盤（CD）、數字音頻磁帶（DAT）和DVD音頻等?？傊C波失真加噪聲 （THD + N） 要求范圍為 60 dB 至大于 100 dB，采樣速率范圍為 48 kSPS 至 192 kSPS。現代CMOSΣ-Δ型ADC和DAC可以滿足這些要求，并提供通常與此類應用相關的附加數字功能。

用于高速應用的
流水線ADC（采樣速率大于5 MSPS）

在本文中，我們將任何需要大于5 MSPS采樣速率的應用任意定義為“高速”。圖1顯示，SAR和流水線ADC之間的采樣速率在大約1 MSPS和5 MSPS之間存在重疊區域。除了這個小區域，被認為是高速的應用通常由流水線ADC提供服務。如今，低功耗CMOS流水線轉換器不僅是視頻市場的首選ADC，也是許多其他市場的首選ADC。這與1980年代形成鮮明對比，當時這些市場由IC閃存轉換器（主導8位視頻市場，采樣速率在15 MSPS和100 MSPS之間）或更高分辨率，更昂貴的模塊化/混合解決方案提供服務。盡管低分辨率閃存轉換器仍然是流水線ADC的重要構建模塊，但它們很少單獨使用，除非采樣速率極高（通常大于1 GHz或2 GHz），要求分辨率不超過6位至8位。

如今，需要“高速”ADC的市場包括許多類型的儀器儀表應用（數字示波器、頻譜分析儀和醫學成像）。視頻、雷達、通信（中頻采樣、軟件無線電、基站、機頂盒等）和消費電子產品（數碼相機、顯示器電子產品、DVD、高清電視和高清電視）也需要高速轉換器。

流水線ADC起源于1950年代首次使用的子范圍架構。一個簡單的6位、兩級子范圍ADC的框圖如圖11所示。

圖 11.6位、兩級子量程ADC。

SHA的輸出由第一級3位子ADC（SADC）數字化，通常是閃存轉換器。粗略的3位MSB轉換使用3位子DAC（SDAC）轉換回模擬信號。然后從SHA輸出中減去SDAC輸出，放大差值，該“殘余信號”由第二級3位SADC數字化，以產生總6位輸出字的三個LSB。

圖 12.第二級SADC輸入端的殘余波形。

通過檢查第二級ADC輸入端的“殘余”波形，可以最好地評估該子范圍ADC，如圖12所示。該波形是施加到ADC模擬輸入端的低頻斜坡信號的典型波形。為了不丟失代碼，殘余波形不得超過第二級ADC的輸入范圍，如圖12A的理想情況所示。這意味著 N1 位 SADC 和 N1 位 SDAC 都必須精確到 優于 N1 + N2 位。在所示的示例中，N1 = 3、N2 = 3 和 N1 + N2 = 6。當殘余波形超出N12 SADC“R”的范圍并落在“X”或“Y”區域內時，圖2B所示的情況將導致失碼，這可能是由非線性N1 SADC或級間增益和/或失調不匹配引起的。在這種情況下，ADC輸出可能如圖13所示。

圖 13.由于MSB ADC非線性或級間未對準而導致的失碼。

如圖所示，此架構對于高達 8 位的分辨率很有用 （N1 = N2 = 4）;然而，在兩級之間保持優于8位的對齊（特別是在溫度變化期間）可能很困難。在這一點上，值得注意的是，除了超出本討論范圍的某些設計問題之外，對于子范圍架構中每個階段的位數相等，沒有特別的要求。此外，可以有兩個以上的階段。盡管如此，圖11所示的架構僅限于大約8位分辨率，除非添加某種形式的糾錯。

糾錯的子范圍ADC架構出現在1960年代中期，是實現更高分辨率的有效手段，同時仍然利用基本的子范圍架構。例如，在兩級6位子范圍ADC中，第二級ADC增加了一個額外的位，允許對圖12中顯示為“X”和“Y”的區域進行數字化。第二級ADC中的額外范圍允許殘余波形偏離其理想值，前提是它不超過第二級ADC的范圍。但是，內部SDAC仍必須精確到超過整體分辨率N1 + N2。

圖6所示為具有糾錯功能的基本14位子量程ADC，第二級分辨率從原來的4位增加到3位。當殘波波形落在“X”或“Y”超量程區域時，修改N1 SADC的結果所需的附加邏輯，通過簡單的加法器與添加到殘差波形的直流失調電壓一起實現。在這種安排中，第二階段 SADC 的 MSB 控制 MSB 是遞增 001 還是未經修改地通過。

值得注意的是，在第二級ADC中可以使用多個校正位，這是轉換器設計過程的一部分，超出了本文的討論范圍。

圖14所示的糾錯子范圍ADC沒有流水線延遲。輸入 SHA 在發生以下事件所需的時間內保持保持模式：第一級 SADC 做出決定，其輸出由第一級 SDAC 重建，SDAC 輸出從 SHA 輸出中減去，放大，并由第二級 SADC 數字化。數字數據通過糾錯邏輯和輸出寄存器后，即可使用;轉換器已準備好進行另一個采樣時鐘輸入。

圖 14.6位子量程誤差校正ADC，N1 = 3，N2 = 4。

為了提高基本子范圍ADC的速度，圖15所示的“流水線”架構變得非常流行。該流水線ADC具有數字校正的子范圍架構，其中兩級中的每一級在轉換周期的一半內對數據進行操作，然后在采樣時鐘的下一階段之前將其殘余輸出傳遞到“流水線”中的下一級。級間采樣保持（T/H）用作模擬延遲線——當第一級轉換完成時，它定時進入保持模式。這為內部SADC、SDAC和放大器提供了更長的建立時間，并允許流水線轉換器以比非流水線版本高得多的總采樣速率運行。

圖 15.具有糾錯功能的子范圍ADC中的通用流水線級。

在設計流水線ADC時，可以進行許多設計權衡，例如級數、每級位數、校正位數和時序。為了確保來自與特定樣本對應的各個級的數字數據同時到達糾錯邏輯，必須在流水線級的每個輸出中添加適當數量的移位寄存器。例如，如果第一階段需要七個移位寄存器延遲，則下一階段將需要六個，接下來的五個，依此類推。這會將數字流水線延遲添加到最終輸出數據中，如圖16所示，這是典型流水線ADC AD9235的時序。

圖 16.典型流水線ADC的時序，即12位、65 MSPS AD9235。

對于12位、65 MSPS AD9235，流水線延遲有<>個時鐘周期（有時稱為延遲）。此延遲可能是問題，也可能不是問題，具體取決于應用程序。如果ADC位于反饋控制環路內，則延遲可能是一個問題——在重疊區域，逐次逼近架構將是更好的選擇。延遲也使得流水線ADC難以在多路復用應用中使用。

然而，在頻率響應比建立時間更重要的大量應用中，延遲問題并不是一個真正的問題。

與大多數CMOS流水線ADC相關的一個微妙問題是它們在低采樣速率下的性能。由于內部時序通常由外部采樣時鐘控制，因此極低的采樣速率將內部采樣保持的保持時間延長至過度下降導致轉換誤差的程度。因此，大多數流水線ADC都有最小和最大采樣速率的規范。顯然，這排除了單脈沖或突發模式應用中的操作，而SAR ADC架構更適合這些應用。

最后，澄清子范圍ADC和流水線ADC之間的區別非常重要。從上面的討論可以看出，雖然流水線ADC通常是子范圍的（當然有糾錯功能），但子范圍ADC不一定是流水線的。事實上，由于對高采樣率的需求，流水線子范圍架構占主導地位，其中內部建立時間至關重要。

目前市面上已有流水線型ADC，分辨率高達14位，采樣速率超過100 MHz。它們非常適合許多不僅需要高采樣速率，還需要高信噪比 （SNR） 和無雜散動態范圍 （SFDR） 的應用。如今，這些轉換器的一個流行應用是用于現代蜂窩電話基站的軟件定義無線電（SDR）。

圖17顯示了通用軟件無線電接收器和發射器的簡化圖。一個基本特性是：ADC直接對包含許多通道的整個帶寬進行數字化，而不是在接收器中單獨數字化每個通道。總帶寬可高達20 MHz，具體取決于空中標準。信道濾波、調諧和分離由高性能數字信號處理器（DSP）在接收信號處理器（RSP）中以數字方式執行。

在相對較高的中頻（IF）下對頻段進行數字化處理可消除下變頻的幾個階段。這導致了成本更低、更靈活的解決方案，其中大部分信號處理都是以數字方式執行的，而不是在與標準模擬超外差無線電接收器相關的更復雜的模擬電路中執行。此外，各種空氣標準（GSM，CDMA，EDGE等）可以通過相同的硬件處理，只需在軟件中進行適當的更改即可。請注意，軟件無線電中的發射器使用發射信號處理器（TSP）和DSP來格式化各個通道，以便通過上游DAC進行傳輸。

圖 17.通用中頻采樣寬帶軟件無線電接收器和發射器。

接收器的ADC要求由接收器必須處理的特定空氣標準決定。提供給ADC的帶寬中的頻率由所需信號以及大幅度“干擾源”或“阻塞源”組成。ADC不得因阻塞信號而產生互調產物，因為這些不需要的產物會掩蓋較小的所需信號。最大預期阻塞信號與最小預期信號之比基本上決定了所需的無雜散動態范圍（SFDR）。除了高SFDR之外，ADC還必須具有與所需接收器靈敏度兼容的信噪比（SNR）。

另一個要求是ADC在所需的IF頻率下滿足SFDR和SNR規范。IF采樣的基本概念如圖18所示，其中20 MHz頻段的信號以60 MSPS的速率數字化。注意IF采樣過程如何將信號從第三個奈奎斯特區轉移到基帶，而無需模擬下變頻。目標信號帶寬以中頻頻率為75 MHz的第三奈奎斯特區為中心。此示例中選擇的數字有些武斷，但它們用于說明欠采樣的概念。這些應用對ADC性能提出了嚴格的要求，特別是在SNR和SFDR方面。現代流水線ADC，如14位、80 MSPS AD9444，可以滿足這些苛刻的要求。例如，AD9444的SFDR為97 dBc，SNR為73 dB，采用70 MHz IF輸入。AD9444的輸入帶寬為650 MHz。其他針對SFDR和/或SNR優化的14位ADC包括AD9445和AD9446。

圖 18.以 20 MSPS 的采樣速率對 IF 頻率為 75 MHz 的 60 MHz 帶寬信號進行采樣。

結論

我們在這里討論了逐次逼近、Σ-Δ和流水線架構，這些架構在現代集成電路ADC中使用最為廣泛。

逐次逼近是幾乎所有多路復用數據采集系統以及許多儀器儀表應用的首選架構。SAR ADC相對易于使用，無流水線延遲，分辨率高達18位，采樣速率高達3 MSPS。

對于各種工業測量應用，Σ-Δ型ADC是理想的選擇;它的分辨率從 12 位到 24 位不等。西格瑪三角洲ADC適用于各種傳感器調理、能量監控和電機控制應用。在許多情況下，高分辨率和片上PGA的添加允許傳感器和ADC之間的直接連接，而無需儀表放大器或其他調理電路。

Σ-Δ型ADC和DAC可輕松集成到包含高度數字功能的IC中，在語音頻段和音頻市場中也占據主導地位。這些轉換器固有的過采樣特性大大降低了對ADC抗混疊濾波器和DAC重建濾波器的要求。

對于大于約5 MSPS的采樣速率，流水線架構占主導地位。這些應用通常需要高達14位的分辨率，具有高SFDR和SNR，采樣頻率范圍為5 MSPS至大于100 MSPS。這類ADC用于多種類型的儀器，包括數字示波器、頻譜分析儀和醫學成像。其他應用包括視頻、雷達和通信應用（包括中頻采樣、軟件無線電、基站和機頂盒）和消費電子設備，如數碼相機、顯示器電子產品、DVD、高清電視和高清電視。

使用制造商的選擇指南和參數搜索引擎，加上對三種基本架構的基礎知識，應該有助于設計人員為應用選擇合適的ADC。使用制造商的評估板使該過程變得更加容易。

審核編輯：郭婷