V1從交流變?yōu)槌５汀８鶕?jù)前兩節(jié)的分析，一旦V1變?yōu)榈碗娖剑娙菥蜁_始放電，由于V1沒有再變高的過程，放電會一直持續(xù)，一直到電容重新達到平衡狀態(tài)，也就是電容壓差最終穩(wěn)定在0.2V。

圖 10 V1變?yōu)槌５秃骎2的變化圖

V1從交流變?yōu)槌８摺８鶕?jù)前兩節(jié)的分析，一旦V1變?yōu)楦唠娖剑娙菥蜁_始充電，由于V1沒有再變低的過程，充電會一直持續(xù)，一直到電容重新達到平衡狀態(tài)，也就是電容壓差最終穩(wěn)定在0.6V。

圖 11 V1變?yōu)槌８吆骎2的變化圖

7.單端信號到差分信號

事實上，經常使用AC耦合的情形多為差分信號傳輸，那是由于不同標準電平的差分信號直流偏置會有差別，通常需要使用AC耦合進行直流偏置的隔離。對于差分信號，如果發(fā)送端直流不平衡時，在接收端又會是什么現(xiàn)象呢？

根據(jù)前面各小節(jié)的分析，得到差分信號的傳輸波形就是很簡單的了。章節(jié)4和章節(jié)6中均分析了兩種數(shù)據(jù)的波形，將這兩種數(shù)據(jù)分別定義為VP和VN，那么兩者相減就得到差分信號的波形了，分別如圖 12和圖 13所示。僅從波形上看，與單端信號差別不大，僅信號的擺幅比單端信號大了一倍而已。

圖 12 差分信號從交變電平到常電平

圖 13 差分信號從常電平到交變電平

8.信號非直流平衡時的問題

綜合上面的分析，如果信號出現(xiàn)非直流平衡，即常連0或者常連1的數(shù)量過多時，可能會造成兩個方面的問題：

（1）超過信號的判決門限而造成誤判

任何信號在接收端都會有一個判決門限，比如LVDS信號會有±100mV的門限要求，即Vdiff落在0±100mV內，接收端無法判斷接收數(shù)據(jù)位邏輯0還是邏輯1，可能造成誤判。從圖 12可以看出，如果發(fā)送端出現(xiàn)常連0或者常連1時，電容會過度充電或者過度放電，使接收端的電壓可能降低到判決門限（比如LVDS信號的±100mV）以內，造成誤判；從圖 13可以看出，發(fā)送端在常連0或者常連1后，如果出現(xiàn)變化bit，最開始的幾個周期這些信號在接收端有擺幅很小的時刻，如果同樣落在判決門限（比如LVDS信號的±100mV）以內，也會造成誤判。

（2）超過器件能承受的最大電壓損壞器件

從章節(jié)4可以看出，V1在常連0或者常連1后出現(xiàn)一個變化bit，V2會出現(xiàn)較大的上擺或者下擺（會到達1.2V或者0.4V），有可能會超過接收器件承受的最大電壓，造成器件的損害。

基于上述兩個問題的分析，得到AC耦合電路需要使用直流平衡的信號。當然直流平衡并不是要求信號如前面章節(jié)分析的0和1交替反轉的那樣，本文中使用這樣的信號僅為分析方便。實際使用中只要0和1的數(shù)量相等或者近似相等就可以了，出現(xiàn)連續(xù)的0或者連續(xù)的1不可避免，但只要不太多就可以了。比如8B/10B編碼，連續(xù)的“1”或“0”不超過5位，即每5個連續(xù)的“1”或“0”后必須插入一位“0”或“1”。

三、實踐情況

針對上述的理論分析，進行相應仿真。為了能夠更好的理解數(shù)字序列經過AC耦合通路后的波形，首先仿真脈沖信號經過電容后的波形變化，

1.脈沖信號

根據(jù)圖 5建立如圖 14所示仿真模型，信號源為階躍函數(shù)，上升沿1ps，擺幅0.2V，經過一個電容得到信號out1。由于電容電壓的不可突變特性，在信號源in1的階躍過程中都會出現(xiàn)out1電壓先上升后下降到0.8V的過程，但如果電容值選擇不同，out1的變化速度也不同。下面仿真了三種不同電容值時階躍響應曲線。

圖 14 階躍仿真模型

1.1充電時間短（15ps）

選擇電容C=0.1pF，計算電容的充電時間約為3RC=15ps，而信號的上升沿為1ps，這兩個時間相差不多。根據(jù)仿真波形圖 15所示，由于充電時間很短，導致out1的電平在瞬間沒有上升到1.0V。

圖 15 C=0.1pF仿真波形

1.2充電時間中等（15ns）

選擇電容C為0.1nF，此時電容的充電時間約為3RC=15ns。而信號的上升沿為1ps，相差不多。在階躍信號開始時，out1可以到達1.0V，并且在維持較短的一段時間開始下降，仿真波形分別如圖 16和圖 17所示。

圖 16 C=0.1nF仿真波形（仿真時間500ps）

圖 17 C=0.1nF仿真波形（仿真時間15ns）

1.3充電時間長（15us）

選擇電容C為0.1uF，此時電容的充電時間約為3RC=15us，而信號的上升沿為1ps，相差非常大。由于充電時間過長，在很長一段時間內（比如15ns內）out1沒有明顯變化，仿真波形分別如圖 18和圖 19所示。

圖 18 C=0.1uF仿真波形（仿真時間15us）

圖 19 C=0.1uF仿真波形（仿真時間15ns）

2.DC平衡數(shù)字序列

將仿真模型的信號源更換為DC平衡的bit序列，序列頻率為2620MHz（周期380ps），擺幅0.4V，直流偏置1.2V，同樣針對三種電容值進行仿真。

圖 20 DC平衡數(shù)據(jù)源仿真模型

2.1充放電時間短

仿真模型的電容C為0.1pF，充放電時間15ps。而bit序列的周期為380ps，半個周期為190ps，也就是說在信號的半個周期內，電容很快完成了充電/放電過程，out波形不能維持在固定的高電平或者低電平。最終仿真波形如圖 21所示，這個電容值不適合DC平衡信號的傳輸。

圖 21 C=0.1pF仿真波形

2.2充放電時間中等

仿真模型的電容C為0.1nF，充放電時間15ns。而bit序列半個周期為190ps，這個時間差距中等，最終仿真波形如圖 22所示。out波形到達正常（直流偏置為0.8V）大約花了15ns的時間。

圖 22 C=0.1nF仿真波形

2.3充放電時間長

仿真模型的電容C為0.1uF，充放電時間15us。而bit序列半個周期為190ps，這個時間差距還是非常大的，也就是說在信號半個周期內，電容充電/放電過程進行的非常緩慢，最終仿真波形如圖 23所示。out波形到達正常（直流偏置為0.8V）大約花了15us的時間，在這三種情形中是最長的一個。

圖 23 C=0.1uF仿真波形

3.DC非平衡數(shù)字序列

仍然使用上一節(jié)中的仿真模型，將發(fā)送bit序列更改為“11111111111111111111111111111111111111111111111111111111111111110”形式的非DC平衡序列，電容選擇0.1nF。由于“0”的數(shù)量較少，導致電容放電時間短，形成圖 24所示的波形，與第二章中的分析一致。這種信號在接收端就可能造成器件損壞或者接收判決錯誤。

圖 24 非DC平衡信號仿真波形a

將發(fā)送bit序列更改為“11111111111111111111111111111111111111111111111111111111111111110101010101010101010101”形式的非DC平衡序列，電容仍選擇0.1nF，out的波形如圖 25所示。

圖 25 非DC平衡信號仿真波形b

四、總結

通過本文的分析和仿真，從電容充放電的角度，比較直觀的解釋了非DC平衡信號不能使用AC耦合傳輸?shù)脑颉Ｍ瑫r在分析過程中，我們可以得到以下進一步引申的結論：

1.隔直電容的選擇與信號頻率有關。如果信號的頻率較低，隔直電容不能選擇的太小（充放電時間太小），以防止出現(xiàn)圖 15所示的情形，使傳輸波形失真；

2.非DC平衡信號，經過AC耦合傳輸，信號眼圖一般不會閉合，但眼圖的中心電平會有偏移，眼皮變厚，眼高也會變小。

結論1根據(jù)上述章節(jié)的分析以及仿真波形顯而易見；結論2進一步闡述如下：

結合第二章中的分析以及圖 24和圖 25的仿真波形，可以看到AC耦合后的信號會經歷一個擺動調整的過程，從最原始的波形向偏置為0.8V調整。如果信號一直在這個區(qū)間內調整，那么輸出信號眼圖將如圖 26所示，其中紅框為非DC平衡信號經過AC耦合后的眼圖（最壞情況），藍色為DC平衡信號經過AC耦合后的眼圖（眼高為擺幅，眼中心為直流偏置V offset ）。如果信號源為圖 24使用的源，那么AC耦合后的眼圖與圖 26中的黑色框類似，眼圖中心會達到V L ；如果信號源為圖 25使用的源，那么AC耦合后的眼圖將介于黑框和紅框之間。

圖 26 非DC平衡信號經過AC耦合后的眼圖分析