改進的LDO吸收PECL端接電流
通過將吸電流負LDO配置為正電壓灌電流，可以構建一個低壓電源（1.3V）來端接PECL邏輯線路。
高速電信中使用的正發射極耦合邏輯（PECL）需要奇數電源電壓：正VCC為+3.3V，終止電壓（VTT）等于VCC -2V = +1.3V。VTT 電源相對于 VCC 進行調節，并且必須能夠吸收電流。
大多數正低壓差（LDO）穩壓器不能吸收電流。負LDO是為此目的而設計的，但通常提供負電壓。
圖1所示為針對正電壓操作而修改的吸電流負LDO。GND 引腳連接到 VCC，IN 連接到地。這些連接允許負LDO作為正電壓吸收器工作，其中VSET上的電壓等于VCC -1.25V：
圖1.所示連接使負輸出LDO（具有固有的電流吸收能力）能夠產生正輸出電壓。
輸出電壓相對于VCC進行調節。該特性非常適合PECL端接應用，因為它需要輸出電壓來跟蹤VCC電源。最大輸出電流受內部保護電路（約400mA）和封裝功耗額定值（約550mW）的限制。對于需要更高輸出電壓或更高電流（或兩者兼而有之）的應用，您可以添加串聯二極管來耗散部分功率（圖 2）。您可以根據需要添加任意數量的二極管來耗散功率，但OUT（引腳5）處的電壓必須保持至少高于地電位300mV（IN，引腳2）。
圖2.要在超過IC1內部或封裝功耗額定值的電壓或電流下工作圖1電路，請如圖所示添加功耗二極管。
審核編輯：郭婷
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規問題，請聯系本站處理。
舉報投訴
-
電源
+關注
關注
184文章
17003瀏覽量
247209 -
穩壓器
+關注
關注
24文章
4140瀏覽量
92797 -
ldo
+關注
關注
35文章
1811瀏覽量
152524 -
PECL
+關注
關注
0文章
321瀏覽量
14275
發布評論請先 登錄
相關推薦
端接電阻沒選對，DDR顆粒白費？
高速先生成員--姜杰
端接可以解決很多反射問題，如果還有問題，有沒有一種可能是端接電阻阻值沒選對？
對于點到點的拓撲，末端并聯電阻的阻值比較容易選擇，端接電阻阻值R與傳輸線特征阻抗一樣即可
發表于 03-04 15:49
用兩個LDO分別做數字模擬電源的隔離，LDO的輸出端接電壓會對其輸入端有影響嗎？
用兩個LDO分別做數字模擬電源的隔離，我在輸入端（VBAT）不接電源，在模擬輸出端接3.3V電源，結果數字輸出端會有相同的電壓，請問LDO的輸出端接
發表于 04-10 07:10
高速PCB的終端端接
，缺點是消耗直流功率，在要求低功耗的便攜式設備中無法使用。此外，這種上拉到電源可以提高驅動器的驅動能力，但會抬高信號的低電平；而下拉到地能提高電流的吸收能力，但會拉低信號的高電平。 （3）戴維寧端接
發表于 11-27 15:22
讓你徹底擺脫抖動和時鐘質量變低的4種端接方式
一點，相對于4電阻端接來說節省一個電阻。· 備注：推薦。端接電阻盡可能靠近PECL接收器放置。交流端接· CMOS優勢：沒有直流功耗。備注：為避免較高功耗，C應該很小，但也不能太小而導
發表于 09-27 07:30
不加端接電阻的快樂，你們絕對想象不到！
`作者：黃剛對于做過DDR模塊的PCB工程師來說有沒有過這樣的體驗，在板子小密度高的情況下，要是突然發現原理圖上沒有那一大把地址信號的端接電阻，他們的心情一定會是這樣的…掐指一算，基本上一個DDR
發表于 09-10 14:48
不加端接電阻的快樂，你們絕對想象不到
對于做過DDR模塊的PCB工程師來說有沒有過這樣的體驗，在板子小密度高的情況下，要是突然發現原理圖上沒有那一大把地址信號的端接電阻，他們的心情一定會是這樣的…
改進的LDO穩壓器吸收PECL端接電流
早期的PECL端接電路提供了400mA的輸出電流能力，足以端接大約14對PECL輸出。該電路已代表需要400mA以上
DDR存儲器端接電源靈活適用于2.5V和1.8V存儲器系統
本設計筆記展示了 DDR 存儲器端接電源如何供應和吸收 6A 電流，同時保持 1.8V 或 2.5V 電源的穩壓基準電壓。該電路為 DDR 同步 DRAM （SDRAM） IC 提供終止電壓。具有MAX1637降壓控制器。
為什么電路端接電阻能改善信號完整性？
為什么電路端接電阻能改善信號完整性？ 在電路設計中，信號完整性是一個極其重要的概念。信號完整性是指信號在傳輸、轉換和處理過程中所遭受的失真、干擾或損失。這些信號可能是模擬信號或數字信號，它們的完整性
工商網監
評論