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時序分析的基本概念

FPGA開源工作室 ? 來源:FPGA開源工作室 ? 2023-07-03 11:41 ? 次閱讀

1 setup time

Setup time (建立時間)是數據信號(D)在時鐘事件(這里以時鐘上升沿為例)發生之前保持穩定的最小時間。以便時鐘可靠地對數據進行采樣。適用于同步電路,如觸發器(flip-flop)。

0ca73074-1953-11ee-962d-dac502259ad0.png

2 hold time

Hold time (保持時間) 是數據信號(D) 在時鐘事件(這里以時鐘上升沿為例)發生之后保持穩定的最小時間。

0cbcdc80-1953-11ee-962d-dac502259ad0.png

3 Propagation Delay

信號傳播延時(Propagation Delay),以反相器(Inverter)為例,A輸入信號變化(0-1的50%)為開始,到Z輸出信號變化(1-0的50%)所需的時間稱為Tf, A輸入信號變化(1-0的50%)為開始,到Z輸出信號變化(0-1的50%)所需的時間稱為Tr。

    Output fall delay (Tf)
    Output rise delay (Tr)

0cd67686-1953-11ee-962d-dac502259ad0.png

# Threshold point of an input falling edge:
input_threshold_pct_fall : 50.0;
# Threshold point of an input rising edge:
input_threshold_pct_rise : 50.0;
# Threshold point of an output falling edge:
output_threshold_pct_fall : 50.0;
# Threshold point of an output rising edge:
output_threshold_pct_rise : 50.0;






審核編輯:劉清

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原文標題:時序分析的基本概念(1)

文章出處:【微信號:leezym0317,微信公眾號:FPGA開源工作室】歡迎添加關注!文章轉載請注明出處。

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