物理設(shè)計(jì)中的問題

設(shè)計(jì)寄生效應(yīng)

寄生電阻

·如果電阻增加，延遲也會(huì)增加（延遲= RC）

·隨著技術(shù)的縮小，互連也會(huì)縮小，因此導(dǎo)線電阻將會(huì)增加

·為了避免這種情況我們將增加互連的高度

寄生電容

·隨著技術(shù)的不斷縮小，網(wǎng)絡(luò)高度不斷增加，因此側(cè)壁電容不斷增加

·隨著技術(shù)的縮小，電介質(zhì)變得更薄，電容將增加

·減小電容，盡量減少可共用的表面積

·所以我們?cè)谠O(shè)計(jì)時(shí)保持相鄰金屬層的垂直和水平

寄生電感

·互感影響：高頻母線

·自感影響：時(shí)鐘網(wǎng)絡(luò)

·為了限制電感，我們?yōu)楦哳l信號(hào)提供電流返回路徑

·隔離和屏蔽是可能的補(bǔ)救措施

·經(jīng)驗(yàn)法則是，當(dāng)信號(hào)路徑的長度足夠長，達(dá)到波長的一定百分比時(shí)，線路本身就開始成為信號(hào)完整性的問題

·對(duì)于長線網(wǎng)和電源/時(shí)鐘線，在 500MHz 以上和 130nm 以下尤為突出

閂鎖

什么是閂鎖？

·CMOS/BiCMOS電路出現(xiàn)的現(xiàn)象

·在 VDD 電源和地之間生成低阻抗路徑

閂鎖原因

·由于寄生PNP和NPN晶體管之間的再生反饋

對(duì)設(shè)計(jì)的影響

·PN結(jié)會(huì)產(chǎn)生寄生晶閘管

·PNP/NPN結(jié)構(gòu)形式

·需要相當(dāng)大的輸入電流才能激活

·由寄生晶體管組成的晶閘管被觸發(fā)并在 VDD 和 GND 之間產(chǎn)生短路

·由于 VDD 和 GND 直接連接，導(dǎo)致自毀/系統(tǒng)故障

NPN晶體管

·N溝道MOSFET的發(fā)射極-漏極/源極

·底座-P基板

·集電極 – N 井，其中有互補(bǔ)的 P 溝道 MOSFET

PNP晶體管

·P溝道MOSFET的發(fā)射極-漏極/源極

·基極 – N 阱，其中有互補(bǔ)的 P 溝道 MOSFET

·集電極-P基板

晶閘管/SCR/PNPN二極管

·P溝道MOSFET的陽極-漏極/源極

·N溝道MOSFET的陰極-漏極/源極

·柵極-P基板

閂鎖的補(bǔ)救措施

** 抗閂鎖?? CMOS 工藝**

·降低寄生晶體管的增益（使用硅起始材料，在高摻雜襯底上有薄外延層）

·將保持電壓提高至 VDD 電源以上

·增加襯底和阱的摻雜濃度（但會(huì)導(dǎo)致更高的VT）

·逆行阱結(jié)構(gòu)（底部高摻雜，頂部輕摻雜）

** 布局技巧**

·NMOS和PMOS之間有足夠的空間

·這降低了寄生晶體管的電流增益

·成功有限，因?yàn)橹荒茉黾拥揭欢ㄏ薅?/p>

·通過保持基板和孔的接觸盡可能靠近來減少RS和RW

·將基板觸點(diǎn)盡可能靠近連接到電源軌的晶體管的源極連接（VSS n 器件、VDD p 器件）

·這會(huì)降低 RSUBSTRATE 和 RWELL 的值

·一種非常保守的規(guī)則是為每個(gè)電源（VSS 或 VDD）連接放置一個(gè)襯底觸點(diǎn)

·標(biāo)準(zhǔn)中。基于細(xì)胞的設(shè)計(jì)，常見的 Well Tap 根據(jù)需要取出

·保護(hù)環(huán)

·晶體管的增益降低（在模擬設(shè)計(jì)中）

靜電放電 (ESD)

靜電放電 (ESD)

·當(dāng)兩種非導(dǎo)電材料摩擦在一起然后分離時(shí)，相反的靜電電荷保留在兩者上，試圖相互平衡

·由于人為操作或機(jī)器接觸而產(chǎn)生的靜電荷瞬態(tài)放電

靜電放電的原因

·CMOS 的柵極氧化層薄而脆弱，使得 ESD 保護(hù)對(duì)于 CMOS 至關(guān)重要

·可能是由于電感或電容耦合

·金屬化過程中通過摩擦去除多余金屬時(shí)可能會(huì)發(fā)生ESD

· ESD 發(fā)生得如此之快，以至于普通 GND 線會(huì)表現(xiàn)出太大的電感，無法在造成損壞之前耗盡電荷

對(duì)設(shè)計(jì)的影響

·如果熱引發(fā)，ESD 也會(huì)燒毀器件/互連

·PMOS的ESD保護(hù)能力強(qiáng)于NMOS，因?yàn)镹MOS的回彈保持電壓較低

人體模型 (HBM)

·人體的實(shí)際電容在150pF到500pF之間，人體的內(nèi)阻在幾千歐到幾百歐之間

·峰值電流約1.3A，上升時(shí)間約10-30ns

機(jī)器型號(hào)（MM）

·MM對(duì)制造/測(cè)試設(shè)備的ESD進(jìn)行建模

·峰值電流約3.7A，上升時(shí)間約15-30ns，帶寬約12 MHz

·由于體電阻為零，帶電機(jī)器引起的ESD應(yīng)力很嚴(yán)重

·MM ESD耐受電壓通常為HBM的十分之一

·大多數(shù)ESD保護(hù)電路只能保護(hù)HBM和MM

帶電器件模型 (CDM)

·CDM 對(duì)帶電集成電路的 ESD 進(jìn)行建模

·隨著越來越多的電路和功能集成，導(dǎo)致芯片尺寸變大，從而提供了大的體電容，進(jìn)而在 IC 體中存儲(chǔ) CDM 的電荷

·模型中的電感主要來自鍵合線的電感

·與 HBM 和 MM 應(yīng)力的熱失效特征相比，柵氧化層擊穿是 CDM 應(yīng)力的特征失效

·CDM 應(yīng)力是最難防范的 ESD 應(yīng)力，因?yàn)樗矐B(tài)速度最快，并且具有最大。峰值電流

·峰值電流約10A，上升時(shí)間約1ns

靜電放電保護(hù)

鉗位二極管的集成

·限制危險(xiǎn)電壓并將過量電流傳導(dǎo)到電路的安全區(qū)域

保護(hù)二極管

·正常運(yùn)行時(shí)面向阻塞

·位于要保護(hù)的組件的連接和電源電壓線之間的安全區(qū)域主要由電源電壓連接組成

電遷移

電遷移 (EM)

·高能電子撞擊材料中的原子并導(dǎo)致它們移動(dòng)位置而引起的失效機(jī)制

·電場影響下原子的增強(qiáng)和定向遷移

電遷移的原因

·形成正反饋路徑，其中電磁將導(dǎo)致原子沿著導(dǎo)線移動(dòng)，稍微縮小該位置的導(dǎo)線寬度并增加電流密度

·電流密度的增加進(jìn)一步增加了電遷移，導(dǎo)致更多的原子被移位 由于傳導(dǎo)電子和擴(kuò)散金屬原子之間的動(dòng)量轉(zhuǎn)移，導(dǎo)體中離子的逐漸移動(dòng)引起材料的傳輸

·在高電流密度區(qū)域問題最嚴(yán)重

·隨著尺寸的減小而顯著，對(duì)于單向 (DC) 電流最為顯著

對(duì)設(shè)計(jì)的影響

·過高的EM會(huì)導(dǎo)致開路（空洞）和短路（Hillocks），從而降低芯片的可靠性

·更快地接近設(shè)備的使用壽命

·功耗增加

·更高的片上溫度

·高壓操作

·高頻開關(guān)

EM 補(bǔ)救措施和預(yù)防措施

·導(dǎo)線加寬以降低電流密度

·良好的電源管理技術(shù)

·更大的電網(wǎng)用于電網(wǎng)（將電網(wǎng)放在更厚的層上）

·信號(hào)網(wǎng)線加寬

·更好的電網(wǎng)規(guī)劃

·Power Greedy 網(wǎng)絡(luò)的雙倍調(diào)整

·提供冗余過孔

·設(shè)計(jì)電路以在較低電壓水平下運(yùn)行

·通過與銅合金化可以提高電磁抗性

·使用熱感知 IC 設(shè)計(jì)方法控制溫度

·減少變異性的DFM技術(shù)

·此外，需要注意“碟形”效應(yīng)（CMP）

EM 檢查的類型

與電流相關(guān)

·平均EM檢查

·RMS EM 檢查

·峰值EM檢查

與 籃網(wǎng)相關(guān)

·信號(hào)電磁檢查

·電源電磁檢查

·所有這些 EM 檢查的限制將在技術(shù)文件中指定為設(shè)備最小壽命的函數(shù)，具體取決于應(yīng)用

·信號(hào) EM 需要滿足所有三個(gè)與電流相關(guān)的 EM 檢查，除非另有說明

·對(duì)于電力網(wǎng)，滿足平均EM數(shù)就足夠了

電磁故障機(jī)制

·時(shí)序失敗：導(dǎo)線變窄會(huì)增加導(dǎo)線電阻，如果信號(hào)無法再在時(shí)鐘周期內(nèi)傳播，可能會(huì)導(dǎo)致時(shí)序失敗

·功能故障：電遷移將持續(xù)到導(dǎo)線完全斷裂，不允許進(jìn)一步的電流流動(dòng)并導(dǎo)致功能故障

EM 規(guī)則類型

·基于金屬層（這是舊技術(shù)中使用的唯一規(guī)則）

·金屬長度或?qū)挾认嚓P(guān)的 EM 規(guī)則

·上下金屬的長度和寬度也取決于過孔寬度

·多項(xiàng)式的復(fù)雜規(guī)則

天線效應(yīng)

天線效應(yīng)

·金屬化過程中連接到隔離柵極（多晶硅）的金屬段中電荷積累的現(xiàn)象

·這種現(xiàn)象發(fā)生在加工過程中，所以又稱為過程天線效應(yīng)（PAE）

·當(dāng)導(dǎo)電網(wǎng)充當(dāng)天線時(shí)發(fā)生，放大電荷效應(yīng)

·導(dǎo)電層接收電荷，稱為天線效應(yīng)

天線效應(yīng)產(chǎn)生的原因

·等離子蝕刻過程中的輝光放電會(huì)導(dǎo)致充電，當(dāng)發(fā)生在導(dǎo)電層中時(shí)會(huì)導(dǎo)致天線效應(yīng)，因此稱為等離子誘導(dǎo)/過程誘導(dǎo)損傷（PID）

·當(dāng)未被氧化物屏蔽層覆蓋的導(dǎo)體層直接暴露于等離子體時(shí)，會(huì)發(fā)生充電

·在焊接等過程中，芯片受到一些屏蔽的保護(hù)

·但在制作過程中沒有這樣的保護(hù)，會(huì)導(dǎo)致天線效應(yīng)

·對(duì)于鋁基工藝，PAE 在蝕刻階段突出，對(duì)于銅基工藝，PAE 在化學(xué)機(jī)械拋光 (CMP) 階段突出

·如果較高金屬層的區(qū)域通過較低金屬層連接到柵極，則較高金屬層的電荷會(huì)添加到較低金屬層，這也會(huì)導(dǎo)致 PAE，稱為累積天線效應(yīng)

對(duì)設(shè)計(jì)的影響

·如果直接連接到柵極的層區(qū)域靜電荷通過柵極放電，則放電會(huì)損壞絕緣柵極的氧化物并導(dǎo)致芯片失效

·福勒-諾德海姆（FN）隧道電流將通過薄氧化物放電并對(duì)其造成損壞

PAE 的補(bǔ)救措施

·為布線分配更高的金屬層

·較高的金屬層不會(huì)直接與Gate連接，通過Via連接連接各種金屬

·插入跳線

·如果PAE位于較低層，則可以通過跳線將其連接到較高層來減少PAE

·跳線將減少連接到門的外圍金屬長度

·連接天線二極管

·如果是在高層，跳線就不行了，需要二極管

·一旦金屬/多晶硅上感應(yīng)出額外的電荷，二極管就會(huì)將額外的電荷轉(zhuǎn)移到基板上

·但是對(duì)于緩沖器插入，較高的金屬層必須到達(dá)較低的金屬層（M1或M2）以連接到緩沖器的引腳并返回，并且可能沒有足夠的空間用于緩沖器插入

·布線后我們只進(jìn)行天線檢查，因此緩沖區(qū)插入可能會(huì)導(dǎo)致?lián)砣虳RC違規(guī)

天線比率 (AR)

·防止金屬/多晶硅層蝕刻期間電荷積累的設(shè)計(jì)規(guī)則，限制了連接到柵極氧化物的金屬段的面積

·代工廠為其制造的芯片設(shè)定了最大允許的 AR

·AR 定義為等離子暴露面積 As,metal 與柵極氧化面積 Apoly 的比率，公式如下：

·此規(guī)則適用于連接到門的任何金屬段

天線效應(yīng)可能性示例

·假設(shè)代工廠設(shè)置最大允許天線比率為 500

·如果網(wǎng)絡(luò)有兩個(gè)輸入門，每個(gè)輸入門的面積為 1 平方微米，則任何連接到門且面積大于 1,000 平方微米的金屬層都存在工藝天線違規(guī)，因?yàn)樗鼈儠?huì)導(dǎo)致天線比率高于500

隨著技術(shù)的萎縮而占據(jù)主導(dǎo)地位

·當(dāng)氧化物厚度減少時(shí)

·芯片中添加了更多的金屬結(jié)構(gòu)

天線 (ANT) 規(guī)則

·天線比

·對(duì)于鋁的蝕刻階段（金屬沉積）

·在此步驟中，金屬頂部受到抗蝕劑保護(hù)，因此此過程的天線規(guī)則應(yīng)基于金屬側(cè)壁區(qū)域

·用于化學(xué)機(jī)械拋光（CMP）階段的銅

·CMP過程中發(fā)生電荷積累

·在此過程中，金屬的側(cè)面受到保護(hù)，因此天線規(guī)則需要基于金屬的頂部表面積

·工藝中使用的金屬取決于技術(shù)

·從28nm開始鋁正在取代銅

PAE 作為制造過程的副作用

·等離子蝕刻機(jī)/離子注入機(jī)將電荷感應(yīng)到與柵極氧化物連接的各種結(jié)構(gòu)中

·這種感應(yīng)電荷會(huì)破壞氧化層 - 造成永久性損壞

·導(dǎo)體層圖形蝕刻工藝

·累積電荷量與周長成正比

·灰化工藝

·累積電荷量與面積成正比

·灰化工藝去除導(dǎo)體層蝕刻工藝后剩余的光刻膠層

·在工藝后期，導(dǎo)體層圖形區(qū)域直接暴露于等離子體

·接觸蝕刻工藝

·累積電荷量與觸點(diǎn)總面積成正比

·接觸蝕刻工藝在兩個(gè)導(dǎo)體層之間挖孔

·在工藝后期，下導(dǎo)體層圖案上的所有接觸點(diǎn)區(qū)域直接暴露于等離子體

相聲

什么是串?dāng)_？

·指因電容/電感耦合而影響附近正在傳輸?shù)牧硪粋€(gè)信號(hào)的信號(hào)

·串?dāng)_是兩條或多條相鄰線路之間不必要的能量耦合，它會(huì)改變所需的信號(hào)，也稱為 Xtalk

·發(fā)生在長的相鄰電線上

·可以解釋為能量從一條線到另一條線的耦合：

·互電容，Cm（由于電場）

·互感，Lm（由于磁場）

串?dāng)_對(duì)設(shè)計(jì)的影響

·功能故障

·噪聲引起的故障

·如果Glitch持續(xù)時(shí)間是時(shí)鐘周期持續(xù)時(shí)間，則額外的時(shí)鐘周期效應(yīng)

·計(jì)時(shí)違規(guī)

·如果攻擊者轉(zhuǎn)向與受害者相反的方向：建立時(shí)間違規(guī)

·如果攻擊者轉(zhuǎn)向與受害者相同的方向：保持時(shí)間違規(guī)

·如果受害線路的特性阻抗兩端沒有端接，則感應(yīng)的雜散信號(hào)會(huì)在線路的兩端反射，并沿線路的相反方向傳播

·因此，反射的近端串?dāng)_最終可能出現(xiàn)在遠(yuǎn)端，反之亦然

串?dāng)_的類型

·從實(shí)際信號(hào)線（干擾源）耦合到安靜的無源受害線路的能量，以便傳輸?shù)哪芰俊胺祷亍钡绞芎€路的起點(diǎn)。這稱為后向串?dāng)_或近端串?dāng)_

·能量從有源信號(hào)線（干擾源）耦合到安靜的無源受害線路，以便傳輸?shù)哪芰俊跋蚯皞鞑ァ钡绞芎€路的末端。這稱為前向串?dāng)_或遠(yuǎn)端串?dāng)_

避免 Xtalk 的補(bǔ)救措施

·這是一個(gè)三維問題，所以高度、寬度和長度很重要

·可以通過改變關(guān)鍵網(wǎng)絡(luò)之間的間距來修復(fù)噪聲/碰撞違規(guī)

·通過地線將時(shí)鐘網(wǎng)絡(luò)（關(guān)鍵網(wǎng)絡(luò)）與其他網(wǎng)絡(luò)屏蔽開

·網(wǎng)絡(luò)重新排序

·避免長距離并行布線關(guān)鍵網(wǎng)絡(luò)

·將時(shí)鐘網(wǎng)絡(luò)（關(guān)鍵網(wǎng)絡(luò)）最小寬度從正常值修改為更大的值

·這使得路由器跳過時(shí)鐘網(wǎng)絡(luò)附近的網(wǎng)格以防止間距違規(guī)

·該技術(shù)不僅可以減少串?dāng)_，而且由于線寬更大、側(cè)壁電容更小，電阻也更低

·可以通過擴(kuò)大受害者的規(guī)模（增加驅(qū)動(dòng)強(qiáng)度）或縮小攻擊者的規(guī)模（減少驅(qū)動(dòng)強(qiáng)度）來解決

軟錯(cuò)誤

軟錯(cuò)誤（隨機(jī)粒子錯(cuò)誤）

·軟錯(cuò)誤是晶體管邏輯值錯(cuò)誤變化的現(xiàn)象，可能由多種因素引起，包括信號(hào)電壓波動(dòng)、電源噪聲、電感耦合效應(yīng)等，但大多數(shù)軟錯(cuò)誤由宇宙粒子撞擊芯片引起

·隨著技術(shù)的擴(kuò)展，即使是低能粒子也會(huì)導(dǎo)致軟錯(cuò)誤

·軟錯(cuò)誤是由于包裝材料中雜質(zhì)的 α 粒子或宇宙射線中子的粒子撞擊而發(fā)生的輻射引起的故障

·當(dāng)粒子撞擊硅基板時(shí)，它們會(huì)產(chǎn)生空穴電子對(duì)，然后通過漂移和擴(kuò)散機(jī)制由 PN 結(jié)收集

·收集到的電荷會(huì)產(chǎn)生瞬態(tài)電流脈沖，如果它足夠大，它可以翻轉(zhuǎn)存儲(chǔ)在狀態(tài)保存元件（位單元、鎖存器等）中的值

·這些冷門被稱為單項(xiàng)冷門（SEU）

對(duì)設(shè)計(jì)的影響

·軟錯(cuò)誤可能導(dǎo)致不正確的結(jié)果、分段錯(cuò)誤、應(yīng)用程序或系統(tǒng)崩潰，甚至系統(tǒng)進(jìn)入無限循環(huán)

·當(dāng)組合電路中發(fā)生粒子撞擊時(shí)，結(jié)果是一個(gè)故障，然后該故障可以傳播到鎖存器，在鎖存器中可以對(duì)其進(jìn)行計(jì)時(shí)并鎖存不正確的數(shù)據(jù)

避免軟錯(cuò)誤的預(yù)防措施

·輻射強(qiáng)化：降低數(shù)字電路軟錯(cuò)誤率的技術(shù)

·輻射硬化通常是通過增加節(jié)點(diǎn)處共享漏極/源極區(qū)域的晶體管的尺寸來實(shí)現(xiàn)的

自加熱

·如果電流流過電線，則由于電線的電阻，會(huì)產(chǎn)生熱量

·電線周圍的氧化物是熱絕緣體，因此熱量容易在電線中積聚

·更熱的電線電阻更大并且速度變慢

·電線自熱對(duì)大容量 CMOS IC 的電源線的影響可以忽略不計(jì)

·自加熱設(shè)計(jì)規(guī)則/自加熱限制交流電流密度以確?？煽啃?/p>

·典型限值：JRMS < 1.5 MA/ cm2（對(duì)于鋁網(wǎng)）

·它限制了由于載流或任何附近互連的溫度升高而導(dǎo)致的不可避免的電遷移壽命下降

審核編輯：湯梓紅