當前行業內CMOS寄存器電路設計往往采用主從鎖存器設計的結構，這與傳統“數字電路設計”課程上學到的D觸發器電路結構基本一致，而鎖存器部分，則采用了傳輸門控制邏輯，這也是得益于CMOS工藝發展的成熟。

以一個帶異步復位（低電平有效）的上升沿觸發寄存器為例，其CMOS電路結構如下所示：

整個電路可以分為采集部分（Capture Part）以及輸出部分（Launch Part）兩個部分，由兩個結構對稱的鎖存器組成，采集部分與輸出部分的傳輸門控制信號，剛好相位相差180度（反向控制時鐘），這可以保證兩部分電路在控制信號為高電平或者低電平時，當異步控制信號rstn為高電平時，有且僅有一個部分電路有效。

當傳輸門控制信號，也就是邊沿觸發信號CLK為低電平時，傳輸門U6關閉，采集部分與輸出部分相互獨立，處于采集狀態；傳輸門U2打開，D端數據可以流入到D’及D’’；由于傳輸門U9打開，因此Q端來源于Q’’以及Q’，并形成穩定反饋環路，不會因為D’’的變化而發生變化，從而Q不會因為D的變化而發生變化。

當CLK信號從低電平變成高電平（上升沿），傳輸門U6打開，輸出部分與采集部分通路連接，D’’被傳輸給Q’’，并同時傳遞給Q端輸出，從現象看，則是當CLK上升沿時，D端數據被傳輸到Q端輸出。

CLK保持在高電平后，傳輸門U2關閉，D端輸入與采集部分隔斷，D’不會根據D的變化而發生變化，因此表現出來Q也不會因為D的變化而變化。

若CLK從高電平變成低電平（下降沿），傳輸門U6關閉，輸出部分與采集部分的通訊再次被截斷，Q端也不會發生變化。

若異步控制信號rstn為低電平時，無論CLK如何變化，Q端都會保持在低電平輸出。而且只要rstn從高電平變成低電平，Q端立刻復位到低電平，也不需要CLK來觸發。因為在SoC設計中時鐘往往會有個比較復雜的控制過程，上電后需要一個穩定時間，有一個異步復位或異步置位[1]，可以在時鐘穩定之前，先把整個芯片所有寄存器穩定在一個狀態下，保證芯片的可控，這對于芯片驗證的可靠性以及可測試性設計都有幫助。

[1] 一般來說，我們將復位為低電平，即邏輯0的行為，叫做復位，英文叫做reset；將復位為高電平，即邏輯1的行為，叫做置位，英文為set。