簡介

本篇博文旨在演示如何在 Zynq 設計中使用 Vitis 視覺庫函數(shù) (remap) 作為 HLS IP，然后在 Vitis 中使用該函數(shù)作為平臺來運行嵌入式應用。

remap函數(shù)會從圖像中某一處提取像素，并將其重新放置到另一張圖像中的某一處位置。在此示例中，本設計將使用一張 128x128 像素的灰階輸入圖像，在輸出上將其水平翻轉(zhuǎn)。

此操作已在如下設置中經(jīng)過測試：

版本：Vivado 和 Vitis 2023.1

操作系統(tǒng)：Ubuntu 20.04.1 LTS

器件：Zynq UltraScale+ ZCU104 評估板 (xczu7ev-ffvc1156-2-e)

第 1 節(jié) - 創(chuàng)建 Vitis HLS IP 工程

在本節(jié)中，我們將使用 Vitis Vision L1 視覺庫提供的現(xiàn)有 Makefile 創(chuàng)建并導出 remap 函數(shù)，以供在 Vivado 工程中使用。

請在您所選位置打開終端，將 Vitis 庫的最新倉庫克隆到該位置：

git clonehttps://github.com/Xilinx/Vitis_Libraries

進入到Vision L1下的remap文件夾：

cd Vitis_Libraries/vision/L1/examples/remap

注釋：視覺庫需要 OpenCV 庫才能對函數(shù)進行編譯。請使用以下鏈接中提供的指導信息來編譯 OpenCV 并設置所需的環(huán)境變量，然后再運行下一步。

https://support.xilinx.com/s/article/Vitis-Libraries-Compiling-and-Installing-OpenCV?language=zh_CN

設置 Vitis/Vivado 工具，然后運行 HLS 工程腳本以創(chuàng)建 HLS 設計，并導出該函數(shù)作為 Vivado IP。
make run PLATFORM=xilinx_zcu104_base_202310_1 VIVADO_SYN=1

PLATFORM - 這是開發(fā)板平臺名稱，通常可通過 PLATFORM_REPO_PATHS 環(huán)境變量找到，或者位于 Vitis 安裝位置的/base_platforms 內(nèi)。

VIVADO_SYN - 該實參用于通過export_design 進程運行 Vitis HLS 工程，此進程會提供一個 ZIP 工程文件作為 Vivado IP。

您可選擇通過如下命令打開 Vitis HLS 工程以查看結(jié)果和報告：vitis_hls -p remap.prj

注釋：由于此 Vitis HLS 工程衍生自 Makefile，因此它不含 GUI 中用于直接重新運行 C 語言仿真或協(xié)同仿真所必要的標志和實參。您可檢查 remap 文件夾中的 run_hls.tcl 文件，查看要為仿真添加的必要標志和實參。

或者，也可以重新運行以上 make 命令，添加相應的變量以便從命令行運行仿真（例如，CSIM=1 和/或 COSIM=1）。

第 2 節(jié) - 創(chuàng)建 Vivado 平臺工程

本節(jié)將逐步講解如何以 ZCU104 作為目標器件，使用上一節(jié)中創(chuàng)建的 Vitis HLS IP來創(chuàng)建定制平臺。

將上一節(jié)中創(chuàng)建并導出的 IP 復制到其自身的倉庫位置中，然后打開 Vivado。

cd ../../../../.. #back to your base project directory
mkdir ip_repo
cp Vitis_Libraries/vision/L1/examples/remap/remap.prj/sol1/impl/ip/xilinx_com_hls_remap_accel_1_0.zip ./ip_repo
cd ip_repo
unzip xilinx_com_hls_remap_accel_1_0.zip -d remap_ip
cd ..
vivado

使用以下步驟創(chuàng)建并設置工程：
選中“Create Project”，單擊“Next”

輸入“Project Name”：remap_vivado，單擊“Next”
選中“RTL Project”，此時請勿指定源文件，單擊“Next”
在“Boards”選項卡上，選中“Zynq UltraScale+ ZCU104 Evaluation Board”，單擊“Next”，然后單擊“Finish”

打開工程后：

在左側(cè) Flow Navigator 中依次單擊“Project Manager > Settings”
選擇“IP > Repository”，單擊“+”并添加 ip_repo 文件夾所在位置，然后關閉各窗口。

此時即可添加定制 IP 和其他平臺塊：

在左側(cè) Flow Navigator 中，依次單擊IP Integrator> Create Block Design

為模塊框圖選擇一個描述性名稱，或者保留默認名稱，然后單擊“OK”

單擊“+”添加 IP，然后選中Remap_accelIP
單擊“+”添加 IP，然后選中Zynq UltraScale+ MPSoCIP

單擊窗口頂部功能區(qū)中的“Run Block Automation”

確保已選中“Apply Board Preset”，然后單擊“OK”。

現(xiàn)在，我們將配置 Zynq UltraScale+ MPSoC IP核，使其通過相應接口與此 IP 進行通信：

雙擊框圖中的 Zynq UltraScale+ MPSoC IP核，執(zhí)行以下更改。我們將為此設計關閉部分不使用的功能。

I/O Configuration：全部展開
Low Speed
Memory Interfaces
取消勾選QSPI
取消勾選SD 1
I/O Peripherals
取消勾選CAN 1
High Speed
GEM
取消勾選GEM 3
USB
取消勾選USB 0（同時禁用 USB 3.0）
取消勾選Display Port
取消勾選SATA
PS-PL Configuration
PS-PL Interfaces
Master Interface
取消勾選AXI HPM1 FPD（我們只需使用一個主接口即可）
Slave Interface
AXI HP
勾選AXI HP0 FPD

完成上述更改后，單擊“OK”對 Zynq UltraScale+ MPSoC IP核應用保存這些更改。

現(xiàn)在，我們可以使用自動連接將各IP彼此相連：

單擊“Run Connection Automation”
選中“All Automation”并單擊“OK”

單擊“Run Connection Automation”（這第二輪運行將把屬于此 IP 的其他 AXI 接口都連接到互連結(jié)構(gòu)中）。
選中“All Automation”并單擊“OK”

現(xiàn)在，設計應該如下所示，您可單擊工具欄中的“regenerate layout”來自動重新排列各IP：



檢查“Address Editor”選項卡。請注意，地址均為默認自動分配的地址，并且AXI 和 IP 控制的地址空間分別設為0x0和0xA000_0000。



回到“Diagram”選項卡中，單擊工具欄上的“Validate Design”按鈕，或者使用 Vivado 主窗口中的“Tools > Validate Design”確保設計不存在任何錯誤。

在“Sources”窗口的“Sources”選項卡中，展開“Design Sources”，右鍵單擊當前block design，單擊“Create HDL Wrapper”并選中“Let Vivado manage wrapper and auto-update”，然后單擊“OK”。

在左側(cè) Flow Navigator 中，單擊“Generate Block Design”，保留默認選項，然后單擊“Generate”。您可在“Design Runs”選項卡中監(jiān)控運行狀態(tài)。
完成后，單擊“Generate Bitstream”并單擊“Yes/OK”運行必要的流程來生成比特流。待生成bit文件后，您可單擊打開的對話框中的“Cancel”以繼續(xù)而不執(zhí)行任何操作。

現(xiàn)在，我們可將硬件平臺導出成 XSA文件 以供 Vitis 用于我們的應用。

在頂部工具欄上，依次單擊“File > Export > Export Hardware”

選擇“Next”
選擇“Include bitstream”，單擊“Next”
設置 XSA 文件名：remap_platform，單擊“Next”，然后單擊“Finish”。默認情況下，輸出 XSA 文件將保存在工程的基本位置。

第 3 節(jié) - 創(chuàng)建 Vitis 應用工程

鑒于已從 Vivado 導出平臺，我們可以使用此文件來定義自己的平臺并創(chuàng)建應用，以便在該平臺內(nèi)與 IP 通信并運行 IP。

打開 Vitis，然后導入XSA：

vitis -workspace remap_ws

這將打開 Vitis GUI，并采用“remap_ws”作為工作空間。

創(chuàng)建應用工程
單擊“Next”
從頂部選項卡中選擇“Create a new platform from hardware (XSA)”，瀏覽找到上一節(jié)中的remap_platform.xsa文件，然后單擊“Next”
設置應用工程名：remap_project，選中 psu_cortexa53_0作為處理器，然后單擊“Next”
保留默認域信息（獨立操作系統(tǒng)），然后單擊“Next”
選擇“Empty Application (C)”模板，然后選擇“Finish”

下載本文隨附的參考文件。將這些文件解壓到工程的基本目錄中。

在“Explorer”窗口中，展開“remap_project_system > remap_project > src”，右鍵單擊 src 并選中“Import Sources”，瀏覽找到保存的參考文件，選中并導入以下文件：

remap_example_app.c

remap_input_image.h

remap_x_map.h

remap_y_map.h

導入這些文件后，即可驗證 remap_example_app.c 文件以確定應用正在執(zhí)行的操作。總而言之，該應用會以 DDR 存儲器中的輸入圖像和映射陣列數(shù)據(jù)來配置此 IP，并指令此 IP 處理數(shù)據(jù)，然后將其寫回 DDR 存儲器中。

此時即可構(gòu)建平臺并編譯應用，以供在 ZCU104 評估板上直接運行。

在“Assistant”窗口中：

選中“remap_platform [Platform]”，使用構(gòu)建按鈕（錘子圖標），等待出現(xiàn)“Build Finished”消息。
選中“remap_project_system [System]”，使用構(gòu)建按鈕（錘子圖標），等待出現(xiàn)“Build Finished”消息。

創(chuàng)建過程所需時間因您的系統(tǒng)而異，可能耗費較長時間。

第 4 節(jié) - 在硬件上運行應用

此時即可運行設計并驗證 remap 函數(shù)的操作。

在“Assistant”窗口中，選中“remap_project_system [System]”，選中“Launch Hardware”并使用綠色“Run”圖標。

運行完成后，請在器件仍在運行時選中 XSCT 窗口。如果此窗口未打開，請選擇“Vitis > XSCT Console”

在控制臺中運行以下命令：
xsct% source remap_memory_copy.tcl

注釋：此腳本包含在參考文件內(nèi)。您也可以指定指向該文件的完整路徑，或者使用 cd 進入到相應的目錄。

此腳本將讀取存儲器中的“input_buffer”和“output_buffer”數(shù)據(jù)，并將數(shù)據(jù)分別另存為 input.data 和 output.data。請等待出現(xiàn)完成消息后再繼續(xù)操作。

創(chuàng)建 input.data 和 output.data 文件后，您即可運行 Python 腳本來確認 remap 函數(shù)是否已執(zhí)行圖像的水平翻轉(zhuǎn)。按如下方式運行 Python 腳本：
python3 remap_convert_image.py

注釋：此腳本需安裝下列 Python 包：numpy 和 Pillow。這些包通常是通過 pip install numpy 命令和 pip install Pillow 命令來安裝的。

此腳本將輸出 input.png 和 output.png 這兩個文件，分別表示發(fā)送到器件的輸入圖像和通過 IP 傳遞后的輸出圖像。