在背面供電技術上，臺積電似乎沒有領先。

半導體技術的許多進步都取決于減小封裝尺寸，同時結合附加功能和更高效的供電方法。目前的供電方法會占用晶圓上的大量空間，導致成本增加、芯片尺寸增大和晶體管減少。今年早些時候，三星半導體展示了其關于傳統半導體供電方法的替代方案的研究：背面供電。這可能導致芯片尺寸的顯著減小和布線擁塞的減少。

根據TheElec和三星在今年超大規模集成（VLSI）研討會上的演講報告，與傳統的前端供電網絡（PDN）相比，新的背面供電網絡（BSPDN）方法成功地將所需的晶圓面積減少了14.8%。成功實施后，兩個ARM電路的面積分別減少了10.6%和19%，同時布線長度減少了9.2%。

在傳統的前端PDN（FSPDN）中，半導體元件必須布置在晶圓的正面，以便提供從電源線到信號線和晶體管的傳輸。這種配置需要在傳輸和信號網絡之間共享空間和資源，越來越抗的路由以在線路后端堆棧上傳輸電子，并且可能導致在傳輸到半導體結構中的接地軌期間的能量損失。

BSPDN 的主要目標是增加單元的功率，這可以改善許多方面的性能。信號長度減少方面得改進得一個很好的例子。縮短信號長度可以實現更好的路由，并且通過電路發出指令時浪費的能量更少。通過縮短信號長度，提高了能源效率。深度復雜的前端信號網絡的問題之一是海豚效應，即當信號在信號層上下移動并產生不必要的復雜性時。BSPDN 解決了這個問題。

BSPDN 另一個有趣的方面是小區略有縮小。單元是印刷到晶圓中的晶體管的標準單元，如果您查看以下數據，PowerVia 的單元高度更小，這意味著更好的設計將使晶體管“縮小”。背面接觸將把這個提升到一個全新的水平。

BSPDN旨在解決這些架構和供電限制。該方法完全解耦供電和信號網絡，并使用晶圓的背面來適應配電。使用晶圓的背面，三星和其他半導體制造商可以通過更短、更寬的線路直接供電，從而提供更小的電阻、更高的供電性能并減少路由擁塞。

雖然從FSPDN到BSPDN的轉變聽起來很有希望，但仍有一些挑戰阻止它成為追求該技術的制造商的標準方法。

三星在研討會上提出了實施新電力傳輸模型的最大挑戰之一，即與 BSPDN 相關的拉伸強度可能會降低。應用時，BSPDN可以減少拉應力作用和硅通孔電極（TSV），導致與金屬層分離。

三星表示，這個問題可以通過降低高度或加寬TSV來解決，但更多在正式宣布解決方案之前，需要進行研究和測試。要成功應用 BSPDN，還需要在信號和電力線連接方面取得更多進步。除了上述之外，還需要在化學機械拋光 (CMP) 技術方面取得進步。當前的 CMP 實施用于從晶圓背面去除 5 至 10 微米的“峰谷”。實施 BSPDN 可能需要一種新的方法來拋光晶圓而不損壞底層功率元件。

三星目前沒有概述基于 BSPDN 的架構的正式實施的時間表，但在背面供電領域，另一家制造巨頭也已經開始了布局。在 2023 年 VLSI 研討會上，英特爾展示了制造和測試其背面供電解決方案 PowerVia 的過程，并取得了良好的性能測試結果。英特爾正在大膽下注，在臺積電之前采用 PowerVia，通過使用 RibbonFET （他們對 GAA 的改進）來做到這一點。臺積電插入 BSPDN 最晚可能會在 2026 年發生，與此同時英特爾希望2024年推出 PowerVia。

英特爾團隊制作了稱為 Blue Sky Creek 的測試芯片，該芯片基于英特爾即將推出的 PC 處理器 Meteor Lake 中的能效核 —— 證明 PowerVia 解決了舊方法造成的兩個問題。現在電源線和互連線可以分離開來并做得更寬，同時改善供電和信號傳輸。

對于普通計算機用戶來說，這意味著降低能效和提高速度。在降低功耗的情況下更快地完成工作，再次延續摩爾定律的承諾。使用 PowerVia 設計的英特爾能效核實現了 6% 的頻率增益和超過 90% 的標準單元利用率，調試時間與 Intel 4 一樣，在可接受的范圍內。對于僅僅移動電源線來說，這是“巨大”的頻率提升。

Intel 20A 將是英特爾首個采用 PowerVia 背面供電技術及 RibbonFET 全環繞柵極晶體管的節點，預計將于 2024 年上半年實現生產準備就緒，應用于未來量產的客戶端 ARL 平臺，目前正在晶圓廠啟動步進（First Stepping）。

審核編輯：劉清