在ASIC/FPGA項目中，我們會用到很多IP，其中有很多IP存在內部控制信號以及內部狀態信號。這些控制信號和內部狀態信號影響數據流的接收和發送。

以PCIe為例，藍色框圖部分為PCIe用戶側邏輯，是需要用戶實現的邏輯。

左側白色為PCIe IP，PCIe內部配置空間有一個控制信號，名為bus_master_en（簡寫），當bus_master_en為0時，不期望用戶邏輯發送dma請求（memory讀寫請求）。

所以在用戶邏輯中，我們就需要感知到這些信號的數值，用于控制數據邏輯模塊。

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通常我們期望這些信號是可控的，能夠靈活配置，既給芯片加了一層保障，又方便debug。

即使對IP或者協議的理解有誤，也能通過配置規避大部分問題。

那一種很常見的方式就是，添加一個mux，默認情況下，使用ip驅動的控制信號。

如圖所示：

ip_bus_mst_en是ip輸出的控制信號。

app_bus_mst_en用于控制內部數據模塊。

cfg_mst_en和cfg_mst_sel都來自配置csr模塊，可靈活配置成0或者1.

cfg_mst_sel默認值為0，表示選擇ip_bus_mst_en，在默認情況下，app_bus_mst_en的數據與ip_bus_mst_en相同

這種設計小技巧在IC項目中比較普遍，但是又時常被忘記。







審核編輯：劉清