銅的電阻率取決于其晶體結構、空隙體積、晶界和材料界面失配，這在較小的尺度上變得更加重要。傳統上，銅(Cu)線的形成是通過使用溝槽蝕刻工藝在低k二氧化硅中蝕刻溝槽圖案，然后通過鑲嵌流用Cu填充溝槽來完成的。不幸的是，這種方法產生具有顯著晶界和空隙的多晶結構，這增加了銅線電阻。該工藝中還使用了高電阻TaN襯墊材料，以防止鑲嵌退火工藝期間的銅擴散。

物理氣相沉積(PVD)可用于在高動能（10至100eV之間）沉積銅，形成低電阻、致密的單晶結構。PVD的一個缺點是PVD沉積具有視線擴散并且只能在平坦表面上均勻沉積。它不能用于填充深孔或溝槽（圖1a）。為了形成孤立的線形狀，我們必須在平坦的表面上沉積均勻的銅層，然后通過離子束進行物理蝕刻。

Cu不會與反應氣體形成揮發性化合物，因此不能使用反應離子蝕刻工藝。如果入射角非常高，離子束蝕刻 (IBE) 過程中產生的加速Ar離子可以去除Cu。不幸的是，由于掩模陰影效應，可蝕刻區域將受到限制。圖1b顯示了當掩模垂直于入射離子束時材料無法蝕刻的區域（紅色）。這種蝕刻失敗的發生是由于噴射原子路徑的陰影或阻塞。當掩模平行于離子路徑時，所有未掩模的區域都可以被蝕刻。因此，離子束蝕刻僅限于蝕刻任意長長度的線形掩模。

圖1：（1a）物理氣相沉積（PVD）；(1b) 離子束蝕刻 (IBE)

工藝步驟和虛擬制造過程

為了了解沉積和蝕刻對線路電阻的影響，英思特使用可見性沉積和蝕刻功能對PVD和 IBE蝕刻工藝進行建模。PVD使用SEMulator3D中的30度角展度可見性沉積過程進行再現，該過程準確地模擬了AR離子轟擊過程中噴射銅原子的隨機性質。IBE在模型中使用具有2度角展度和60度極角傾斜的可見性蝕刻來再現，以反映具有低光束發散度的網格加速離子的行為。

虛擬制造工藝中的其他工藝步驟已進行調整，以適應IBE和PVD限制。圖2顯示了使用鑲嵌銅填充（圖2a）和PVD/IBE工藝（圖2b）創建的相同結構。

然后，英思特證明可以使用 PVD/IBE 線制造等效的16nm SRAM電路單元，同時遵守這些限制。由于線路中端上方的所有金屬層均由平坦表面制成，因此這使其成為 PVD/IBE 線的理想候選者，這與finFET 器件中復雜的互連拓撲不同。

圖2a：鑲嵌填充銅線制造 圖2b：PVD/IBE 銅線制造

電阻結果及結論

然后，我們針對鑲嵌流和物理氣相沉積測量從頂層金屬層到finFET P和N通道過孔的導線電阻。圖3顯示了P通道和N通道處電阻測量的起點和終點（所有其他絕緣材料都是透明的）。為了補償TaN襯墊和銅線之間的界面電阻，通過使用1nm的指數衰減常數作為距 TaN界面較近距離的函數來增加銅的電阻率。由于鑲嵌填充銅沉積預計不會完全結晶，因此銅的電阻率增加了50%。PVD/IBE銅工藝不使用TaN襯里，因此沒有應用指數衰減函數，該模型中使用了銅的體電阻率。圖3中包含比較鑲嵌流與 PVD的電阻率表。

圖3：P 和 N 通道電阻測量的起點和終點

英思特根據模型計算出的電阻值表明，與傳統的溝槽蝕刻和鑲嵌沉積相比，使用 IBE/PVD 制造方法可以將電阻降低67%。出現這種情況是因為IBE/PVD中不需要TaN襯里，并且在此過程中CU電阻率較低。我們的結果表明，與金屬線形成過程中的鑲嵌填充相比，使用IBE/PVD可以提高電阻率，但代價是制造工藝更加復雜。

審核編輯：湯梓紅