引言

加法器是非常重要的，它不僅是其它復(fù)雜算術(shù)運(yùn)算的基礎(chǔ)，也是 CPU 中 ALU 的核心部件（全加器）。兩個(gè)二進(jìn)制數(shù)之間的算術(shù)邏輯運(yùn)算例如加減乘除，在數(shù)字計(jì)算機(jī)中都是化為若干步加法操作進(jìn)行的，因此，學(xué)好數(shù)字電路，從學(xué)好加法器開(kāi)始。

加法器分為半加器和全加器。全加器和半加器相比也就多了那么一個(gè)相加的進(jìn)位輸入，全加器就是三位相加，半加器就是二位相加。例如，我們?cè)谧黾臃ㄟ\(yùn)算的時(shí)候，總是需要進(jìn)行低位進(jìn)位的判斷，從而再進(jìn)行下一位的計(jì)算，這就是全加器的由來(lái)。詳細(xì)的也可以參考百度百科。

一、半加器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

module Half_Adder(
    input wire a, // 加數(shù)
    input wire b, // 加數(shù)
    output reg sum, // 和
    output reg cout // 進(jìn)位輸出
    );
// 行為描述
    always @(a or b) begin
        sum  = a ^ b; // 實(shí)踐證明，這里 <= 和 = 的結(jié)果都一樣；都是純粹的組合邏輯；
        cout = a & b;
    end

// 數(shù)據(jù)流描述
// assign sum  = a ^ b;
// assign cout = a & b;

// 門(mén)級(jí)描述
// and(cout,a,b);
// xor(sum,a,b);

endmodule

基于多種方式描述的一個(gè)全加器電路的 RTL 電路圖如下所示：

半加器的 RTL 電路實(shí)現(xiàn)

二、全加器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

module Full_Adder(
    input wire a, // 加數(shù)
    input wire b, // 加數(shù)
    input wire cin,// 進(jìn)位輸入
    output reg sum, // 和
    output reg cout // 進(jìn)位輸出
    );

// 行為描述
    always @(a or b or cin) begin
        {cout,sum} <= a + b + cin;
    end

// 行為描述
//    always @(a or b or cin) begin
//        sum  = a ^ b ^ cin; // 實(shí)踐證明，這里 <= 和 = 的結(jié)果都一樣；都是純粹的組合邏輯；
//        cout = a & b | b & cin | a & cin;
//    end

// 數(shù)據(jù)流描述
// assign {cout,sum} = a + b + cin;

endmodule

這里，“｛｝” 符號(hào)表示的是 “拼接位”，即先計(jì)算 a 與 b 的值，當(dāng) a 與 b 為 “0” 和 “1” 時(shí)，它們之和為 1，那么就是｛01｝，對(duì)應(yīng) cout 和 sum ；當(dāng) a 與 b 為 “1” 和 “1” 時(shí)，它們之和為 2，那么就是轉(zhuǎn)換為二進(jìn)制就是｛10｝，同樣對(duì)應(yīng) cout 和 sum 等等。

基于多種方式描述的一個(gè)全加器電路的 RTL 電路圖如下所示：

全加器的 RTL 電路實(shí)現(xiàn)