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數字電路中的亞穩態產生原因

CHANBAEK ? 來源: 小小的電子之路 ? 作者: 小小的電子之路 ? 2023-11-22 18:26 ? 次閱讀

亞穩態是指觸發器的輸入信號無法在規定時間內達到一個確定的狀態,導致輸出振蕩,最終會在某個不確定的時間產生不確定的輸出,可能是0,也可能是1,導致輸出結果不可靠。

1、亞穩態產生原因

亞穩態的產生是 輸入信號違背了觸發器的建立時間和保持時間導致的建立時間是指在時鐘邊沿到來之前輸入信號必須保持穩定的時間。保持時間是指在時鐘邊沿到來之后數據必須保持穩定的時間。輸入信號如果在這兩個時間段內沒有保持穩定,就將產生亞穩態現象。

圖片

2、同步機制

亞穩態無法避免,只能通過一定方法阻止其向后級傳播,避免其對后級電路產生影響。主要方法有: 引入同步機制采用響應更快的觸發器降低時鐘頻率等。接下來介紹一下如何通過同步機制阻斷亞穩態的傳播。

如下圖所示,如果觸發器出現亞穩態現象,該電路將無法準確檢測輸入信號是否出現上升沿。

圖片

(1)若D1.Q穩定在低電平,能夠檢測出上升沿;

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(2)若D1.Q穩定在高電平,不能檢測出上升沿;

圖片

但是,如果采用兩個觸發器級聯的方式引入同步機制,情況就不一樣了,電路將準確檢測輸入信號是否出現上升沿。

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(3)若D1.Q穩定在低電平,在輸入信號上升沿出現兩個時鐘周期后,檢測出上升沿;

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(4)若D1.Q穩定在高電平,在輸入信號上升沿出現一個時鐘周期后,檢測出上升沿。

圖片

總而言之,該電路始終能夠檢測出上升沿,只是時間問題。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
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