圖1 D某款觸發器示意圖

我理解這個D觸發正常運轉要滿足四個約束，第一個是建立時間，第二個是保持時間，第三個是對于最后一個傳輸門的關斷時間的控制，第四個是時鐘周期 約束。

建立時間約束和保持時間和保持時間約束是使觸發器能夠正常采集新的數據信號D，時鐘周期約束是使數據信號能夠正常的傳播給下一級觸發器。

我們把D觸發器的前一個鎖存器（或者叫雙穩態電路，就是前一個環形電路）叫做D觸發器的采集部分，把D觸發器的后一個鎖存器（或者叫雙穩態電路，就是后一個環形電路）叫做D觸發器的傳播部分。

建立時間約束

假設CLK的初始狀態為0，從左往右，此時第一個傳輸門導通，第二個傳輸門關閉，第三個傳輸門關閉，第四個傳輸門導通。

此時D觸發器的采集部分信號走向為：D -> a -> b -> c -> d 。從以上信號走向可以看出，信號必須在CLK上升沿到來之前在d點保持穩定，否則如果在這之前D pin的信號發生變化，就會導致DFF鎖住錯誤的信號。

換句話說，如果假設路徑1需要花費的時間為t0，那么D處的信號必須要在CLK上升沿之前的t0或更早的時間內保持穩定。此即setup的物理意義，也是timing report種library setup time所代表的含義。

為什么在建立階段，信號需要傳播到d點，而不是a點或b點或c點呢？因為反相器的導通靠的是柵極襯底之間的電勢差在襯底表面形成一層反型層來導電。

以pmos為例，襯底是N阱，襯底表面的反型層p型層，但是其實襯底表面的空穴（帶正電）和襯底里面的電子（多子，帶負點）一直存在對向運動（這種運動是不是叫湮沒？一次消滅一對導電粒子）（運動能量來源一是二者之前天然電勢差形成的靜電能）；

在反向器輸入端有電流輸入時，可以不斷的提供靜電位能使得襯底上的反型層保持一定的粒子濃度進行導電；當反相器輸入電流突然消失，沒有持續的電位能維持反型層的存在，那么此時反相器的導電性只能維持一個很短的時間；

另外反相器此時的輸入電流在導線（有電阻，會做功）上不斷耗散，可能電流都傳不到下一個反相器；所以數據信號必須傳播到d點。

此時D觸發器的傳播部分信號走向為：h->e->f->g->h。后一個環形電路導通，使得觸發器輸出端Q一直是一個穩定態。

保持時間約束

當CLK從0變成1后，從左往右，此時第一個傳輸門關閉，第二個傳輸門導通，第三個傳輸門導通，第四個傳輸門關閉。

此時信號走向為d -> a -> -> b -> e -> f(Q) -> g -> h。需要注意的是，當信號從0變為1的過程中，在一段很短的時間內，所有傳輸門都可能導通，若此時D端信號發生變化而CLK的transition比較慢，則會發生新值覆蓋舊值而導致信號錯誤的現象。

因此，D段信號需要在傳輸門完成開/關過程中保持穩定，此即為hold的物理意義，也是timing report中library hold time代表的含義。

為什么CLK從0變為1后，d->a->b->c->d環形電路可以保持呢（傳輸過程中間肯定有能量耗散）？是不是因為每次傳導到傳輸門之后，電源網絡又重新給反相器的柵襯電容充電，所以讓能量又起來了？

對于最后一個傳輸門的關斷時間的控制

在信號從d傳輸到f（Q的）過程中， e點和f點之間的反相器的柵漏電容的逐步變小（電荷在釋放）導致輸入電流逐漸截止；如果第四個傳輸門（從左往右）關閉的過早，那么可能導致Q端的輸出為高阻態，為了防止這種情況出現，最后一個傳輸門不能過早關斷。

時鐘周期約束

時鐘上升沿到達后至少要保證數據信號從d點傳播到h點，中間的delay為 t1的話，那么時鐘周期應該≥2t1.