有時候我們想參考官方的源碼，但是有些IP怎么也找不到官方的源碼，具體原因是什么呢？

下面從下面兩種Vivado創建IP的流程看下具體的原因：

所謂“數字積木”，就是Vivado集成開發環境基于IP的 “積木塊”設計思想。

VIvado中IP定制化流程如下：

來源UG896

IP目錄將來自下面的IP統一到一個環境中，這些IP包括XilinxIP、第三方IP和用戶IP。

基于IP-XACT標準，VivadoIP封裝器工具提供了獨一無二的“重用”特性。IP封裝器為Vivado的任何用戶提供了一種能力，即將設計流程任意階段的一個設計進行封裝，然后將該IP作為一個系統級的IP進行使用。

創建不包含源文件的IP

上面建立的IP可以很方便操作一下看到源文件，實際使用過程中IP作為知識產權的成果，設計者并不希望公開IP核的源代碼，下面將帶你建立一個不包含源文件的IP。

第一步：在操作系統下，執行菜單命令【開始】-【所有程序】-【Xilinx Design Tools】-【Vivado2018】點擊【Vivado2018】，啟動Vivado集成開發環境。

第二步：在“Vivado2018”主界面下，選擇“Create New Project”選項，彈出“New Project-Createa New Vivado Project”對話框。

第三步：單擊【Next】按鈕，彈出“New Project”對話框。在該對話框中，按如下參數進行設置。

(1)Project name：gateip；

(2)Project location：XXXtest；

(3)選中“Create project subdirectory”前面的復選框。

第四步：單擊【Next】按鈕，彈出“New Project-Project Type”對話框。在該對話框中，按如下參數進行設置。

(1)選中“RTL Project”前面的復選框；

(2)其他按默認設置。

第七步：單擊【Next】按鈕，彈出“New Project-Default Part”對話框。在該對話框中,選擇器件“xc7k325tffg900-2”。

第八步：單擊【Next】按鈕，彈出“New Project-New Project Summary”對話框。

第九步：單擊【Finish】按鈕。

至此，完成新工程的創建。

接下來添加文件

第一步：【Flow Navigateor】-【Add source】按鈕

彈出“Add Sources“對話框。在該對話框中，單擊【Add or crete design source】按鈕，彈出“Add Source Files”對話框。在該對話框中，定位到XXXXsource路徑。

在該路徑下，選擇gate.v文件。可以看到在“Add Sources”對話框中添加了gate.v文件，并且注意下面的設置。

gate.v文件

第六步：單擊【Finish】按鈕。

第七步：Vivado成開發環境界面左側的“Flow Navigator”窗口中找到并展開“SYNTHESIS”選項。在展開項中，選擇“Run Synthesis”選項，Vivado開始對該設計執行綜合過程。

第八步：運行完綜合過程后，彈出“Synthesis Completed”對話框。在該對話框中，選擇“Open Synthesized Design”前面的復選框。

第九步：自動打開綜合后的設計。在Vivado當前設計界面底部的“Tel Console”窗口中輸入“write_edif F:/FILE/FPGA/ZYNQ/test/gateip/ip/gate.edf”命令，將gate.edf文件寫到選擇的目錄下。

創建新的設計工程

第一步：啟動Vivado集成開發環境。

第二步：在“Vivado2018”主界面下，選擇“Create New Project”選項，彈出“New Project-Createa New Vivado Project”對話框。

第三步：單擊【Next】按鈕，彈出“New Project”對話框。按照實際進行設置即可。

第四步：單擊【Next】按鈕，彈出“New Project-Project Type”對話框。在該對話框中，按如下參數進行設置。

(1)選中“RTL Project”前面的復選框。

(2)其他按默認設置。

第五步：單擊【Next】按鈕，彈出“New Project-Add Sources“對話框。在該對話框中，單擊【Add Files...】按鈕，彈出“Add Source Files”對話框。在該對話框中，定位到gate.edf文件。可以看到在“Add Sources”對話框中添加了gate.v文件，并且注意下面的設置。

(1)在該對話框中，選中“Copy sources into project”前面的復選框。

(2)Target language：Verilog。

(3)Simulator language：Verilog。

第六步：單擊【Next】按鈕，彈出“New Project-Add Constraints(optional)”對話框。

第七步：單擊【NEXT】按鈕，彈出對話框中，選擇器件

第八步：單擊【Next】按鈕，彈出“New Project-New Project Summary”對話框。

第九步：單擊【Finish】按鈕。

至此，完成新工程的創建。

設置定制IP的庫名和目錄

第一步：在Vivado當前工程主界面左側的“Flow Navigator”窗口中找到并展開“PROJECT MANAGER”選項。在展開項中，選擇“Settings”選項。

第二步：彈出“Settings”對話框。在該對話框左側的窗口中，找到并展開“IP”選項。在展開項中，找到并選擇“Packager”選項。在對話框右側的窗口中，按如下參數進行設置。

第三步：單擊【OK】按鈕，退出“Settings”對話框。

封裝定制IP的實現

封裝IP的步驟如下所示。

第一步：在Vivado當前工程主界面的主菜單下，執行菜單命令【Tools】-【Createand IP Package...】；

第二步：彈出“Create and Package New IP”對話框。

第三步：單擊【Next】按鈕。

第四步：彈出“Create and Package New IP-Create Peripheral，Package IP or Packagea Block Design”對話框。在該對話框中，選中“Package your current project”前面的復選框。

第五步：單擊【Next】按鈕，彈出“Create and Package New IP-Package Your Current Project”對話框。在該對話框中，按默認參數設置；

第六步：單擊【Next】按鈕，彈出“Create and Package New IP-New IP Creation”對話框。

第七步：單擊【Finish】按鈕，彈出“Package IP”提示對話框。

第八步：單擊【OK】按鈕，在Vivado右側窗口中，出現配置IP參數的界面。如圖所示，給出了“Identification”參數配置對話框。在該對話框中，按如下參數進行設置。

(1)Library:userdefme(與前面聲明的庫名稱一致）。

(2)Name：gate

(3)Verison:1.0

(3)Display name：gate_v1_0

(4)Description: 2 input multi_gate with same DELAY configuration parameter

(5)Vendor display name：GPNT

(6)Companyurl：空著即可

(7)其他按默認參數設置。

第九步：選擇“Compatibility”選項。

第十步：彈出如圖所示的“Compatibility”參數配置對話框，該配置對話框用于確認該IP所支持的FPGA的類型

第十一步：單擊“File Groups”選項，彈出如圖所示的“File Groups”參數配置對話框

在該對話框中，設計者可以添加一些額外的文件，如測試平臺文件。

第十二步：單擊 “Customization Parameters”選項。

看到此時的界面為空的，并沒有像前面封裝包含源文件IP的時候出現“DELAY”參數，這是因為“DELAY”參數對于Verilog HDL而言是行為級描述，在綜合的時候不起任何作用。所以，在對設計綜合后，讀者看不到“DELAY”參數。

第十三步：單擊“Customization GUI”選項，彈出如圖所示的“Customization GUI”對話框。該對話框給出了輸入/輸出端口，以及帶有默認值的參數選項。

第十四步：選擇 “Review and Package”選項，彈出“Review and Package”對話框，在該對話框中單擊【Package IP】按鈕，如圖所示。

第十八步：彈出“Package IP”對話框，提不“Finished packaging ‘gate_v_l_0’successfully”消息，提示封裝IP成功。

第十九步：單擊【OK】按鈕。

第二十步：在Vivado當前工程主界面的主菜單下，執行菜單命令【File】-【Close Project】，關閉當前的工程。

調用并驗證不包含源文件的IP 設計

調用和使用完全和之前的章節一樣，這里就不再贅述。

審核編輯：湯梓紅