SDF文件是在VCS/NC-Verilog后仿真運(yùn)行時將STD/IO/Macro門級verilog中specify的延遲信息替換為QRC/Star-RC抽取的實(shí)際物理延時信息，所以如果SDF文件的條件信息在verilog的specify中沒有的話，就會報SDFCOM_INF的warning，意思是IOPATH not found。

本文解析SDF的Header Section信息、Cell Entries信息，尤其重點(diǎn)講解Cell Entries的Delay Entries信息。

下文先講SDF文件的第一部分Header Section

SDF Version Entry，包括1.0、2.1、3.0，SDF3.0是1995年release。

Design Name Entry，設(shè)計頂層名

Date Entry，SDF生成日期，PT或Tempus產(chǎn)生

Vendor Entry，Vendor信息，如下圖

Program Version Entry

Hierarchy Divider Entry

Voltage Entry，SDF3.0官方解釋如下

Process Entry，SDF3.0官方解釋如下

Temperature Entry，SDF3.0官方解釋如下

Timescale Entry，SDF3.0官方解釋如下

下文繼續(xù)講解SDF文件的第二部分Cell Entries：

完整的Delay Entries信息格式如下：

PATHPULSE

PATHPULSEPERCENT

ABSOLUTE Delays

INCREMENT Delays

1. PATHPULSE 舉例說明：

當(dāng)從i1到o1輸出的低電平脈沖小于13ns時，該低電平脈沖直接被忽略；

當(dāng)從i1到o1輸出的低電平脈沖介于13ns~21ns時，輸出為X態(tài)；

當(dāng)從i1到o1輸出的低電平脈沖大于21ns時，正常輸出低電平；

2. PATHPULSEPERCENT 本質(zhì)上和PATHPULSE是一回事，只不過是按照path延時比例來計算什么時候丟棄輸入脈沖寬度不足的信號(pulse rejection limit)，什么時候?qū)⑤斎朊}沖寬度不足的信號顯示為X態(tài)(X limit)。比如：

以上圖為例，the high-to-low delay is 37, 因此，the pulse
rejection limit is 25% of 37 and the X limit is 35% of 37. 3. ABSOLUTE Delays ABSOLUTE Delays中的物理延時數(shù)據(jù)就是用來替換verilog specify中的延時數(shù)據(jù)的。

4. INCREMENT Delays

用來疊加在verilog specify中的延時數(shù)據(jù)上的，INCREMENT Delays是存在負(fù)數(shù)的情況的，疊加后的延時若是負(fù)數(shù)的話，某些EDA工具可能不支持或直接強(qiáng)制延時為0。

審核編輯：湯梓紅