CoWoS封裝在Chiplet中的信號及電源完整性

結(jié)論

基于 CoWoS-R 技術(shù)的 UCIe 協(xié)議與 IPD 的高速互連是小芯片集成和 HPC 應(yīng)用的重要平臺。對于SI性能，研究了信號寬度、間隔和GND寬度對電氣性能的影響。對于最高數(shù)據(jù)的 UCIe 32GT/s，信號線之間的接地屏蔽對于降低 VTF 串?dāng)_至關(guān)重要。在多層RDL結(jié)構(gòu)中，GSG交錯結(jié)構(gòu)具有良好的串?dāng)_隔離和高帶寬信號密度。最后，微調(diào)信號線、間距和GND線的尺寸，以獲得CoWoS-R技術(shù)上最高的數(shù)據(jù)速率UCIe 32GT/s路由。

對于PI性能，分析了結(jié)構(gòu)的PDN阻抗。為了降低總PDN阻抗，施加了IPD去耦電容。RDL中介層底部的IPD電容稱為陸側(cè)電容，在100 MHz時阻抗降低23%。使用 IPD 的 4，阻抗可以進(jìn)一步降低 54%。除地面電容器外，還研究了片上電容器對阻抗的影響。它可以進(jìn)一步降低諧振峰值和更高頻率下的阻抗。

本篇摘自：CT，Wang, etc:Signal and Power Integrity Performance of CoWoS-R in Chiplet Integration Applications 2023

審核編輯：劉清