新建工程

Step1:點擊設置

Step2:在Top level project path中輸入路徑

Step3:點擊File -> Open Project，路徑會指向step2中設置的路徑

注意：易靈思的工程名為.xml，而不是.peri.xml，.peri.xml用于存放interface designer中的參數設置。

把retiming和seq_opt設置為0

點擊ok，新建工程完成。

添加源文件

管腳約束

這里我們以一個LED點燈為例，代碼如下：

Efinty是通過interface designer工具來設置IO等和外設相關的接口及電氣屬性的。Interface designer操作界面的打開通過下面的Open Interface Desinger來實現。

Core 與interface的關系

Eifinty采用的把邏輯資源和硬核資源分開的架構，代碼部分只針對邏輯資源，也就是我們這里提到的Core,而IO及其他硬核部分的配置在interface Designer工具中。下圖是interface與Core的關系，它們之間通過被稱作Siganl Interface的連線資源實現互聯。

因為習慣問題，使用者在最初一定會存在一些問題，但是習慣之后它也是有不少優勢存在的。比如說，在前期的硬件設計中，只需要在Interface Designer中添加已添加的IO及其他需要的硬件接口，并通過一鍵檢測就可以很清楚的知道與外設的連接是否合理，不需要考慮內部因為沒有完整的程序而可能被優化的風險。另外有些interface的選項在修改之后可以不需要先編譯而直接生成數據流。

interface與core的關系

interface界面

告訴軟件FPGA目前的bank電壓，硬件電路的bank電壓要和interface中的一致，如果電壓設置不一致可能存在長時間運行致使芯片失效。設置位置在Device Setting -->I/O Banks

Step1:右鍵選擇GPIO

Step2:根據選擇的是單線還是多線來選擇Create Block還是Create Bus

Step3:編輯IO屬性,IO屬性如下：

檢測Interface設計是否存在問題。

保存設置，點擊Check Design，檢查interface是否存在問題。

再點Generate Efinity Constraint Files，我們就可以在Result --> interface下面看到生成一些文件。通過xxx_template.v復制例化接口

添加約束

添加約束的目的是為了告訴FPGA你的設計指標及運行情況。在上面的生成約束之后，在Result àxx.sdc中提供約束參考（請注意該文件不能直接添加到工程中，需要熱復制到別的指定目錄），對于gclk時鐘需要手動添加約束的時鐘周期，對于PLL生成的時鐘已經約束完整。

編譯完成之后可以查看時序報告，也可以通過routing àxx.timing.rpt來查看路徑詳細延時信息，如果想查看更可以通過指令來打印或者通過print_critical_path來控制打印的路徑數量 。

編譯

點擊dashboard中Toggle Automated Flow來設置是單步還是全程編譯(暗色是單步)，下面是綜合，布局，布線，生成數據流，stop的相應按鍵。軟件左下角會的編譯進行提示編譯進程。

添加debug

點擊Open Debugger Wizard

(1)設置Buffer Depth

(2)Input Pipeline Stage

(3)Capture control

(4)JTAG USER TAP

(5)修改時鐘域

(6)Probe Type

觸發條件的設置

捕獲設置：

?觸發位置

?分段數量

?窗口嘗試

仿真

易靈思為所有IP提供了仿真模型

以FIFO為例,在工具欄中選擇IP Catalog

另外 關于interfce Designer接口的仿真模型在路徑C:\Efinity\2023.1\pt\sim_models\Verilog下。