共讀好書

張墅野,邵建航,何 鵬

5G 時代的到來將通信系統的工作頻段推入毫米波波段,這給毫米波器件的封裝帶來了挑戰.5G 系統需要將射頻、模擬、數字功能和無源器件以及其他系統組件集成在一個封裝模塊中,這個要求恰恰體現了異質異構集成的特征,在所有的異質異構集成解決方案中,2.5D/3D 系統級封裝(System in Pakage,Sip)因其高度集成化被視為解決5G 系統封裝的重要突破口,文章以 SiP 為切入口,著重介紹了未來 5G 封裝發展重點的 2.5D/3D SiP 技術以及目前備受矚目的 Chiplet 技術.基于 5G 毫米波器件的系統級封裝解決方案,探討了適用于毫米波器件封裝的基板材料以及 SiP所需的先進封裝技術,最后,針對 5G 天線模塊的封裝,介紹了片上天線和封裝天線兩種解決方案。

01

引言

5G與4G 和長期演進技術( Long Term Evolution,LTE)相比,在數據傳輸速率、容量、延遲、帶寬等性能指標上都有了大幅度的提升.根據第三代合作伙伴組織(Third Generation Partner Organization.3GPP)給出的規范5G主要有兩個頻段即FR1(450~6000 MHZ)和 FR2(24 250~52 600 MHZ)5G的出現將通信系統的工作頻率推入了太赫茲波段.毫米波頻率范圍內的工作需求,給 5G 通信器件的封裝帶來了一系列的挑戰.5G系統的封裝需要將射頻、模擬、數字功能和無源器件以及其他系統組件集成在一個模塊中.然而,使用系統級芯片技術(System of Chip,SoC)來實現 5G 器件的封裝是十分困難的,因為邏輯、內存I/O、RF 等模塊很難在單一制程中實現.并且基于SoC 技術的無源器件 值非常低這會增加高頻下器件的損耗.克服這一問題的辦法就是使用封裝技術將異質材料的無源器件集成在靠近有源器件的位置上.由此可見5G器件的封裝要求十分符合異質異構集成的特征.除小型化要求外.5G 芯片信號頻率增加所帶來的傳輸損失以及發熱量大的問題也不容忽視.這些問題不僅需要從封裝結構層面解決,也需要對封裝材料以及封裝布線、互連等做出規范.此外,5G 無線通信系統需要更高集成度的無線電解決方案,包括先進的相控陣雷達天線和收發器前端技術以支持高輻射功率和大的信噪比以及波束成形、寬范圍的仰角和方位角掃描.由于天線元件的尺寸和間距以及波長有關,與 4G 的離散天線不同在 5G封裝中封裝集成天線成為了可能.實現毫米波天線陣列有多種選擇.而具體的技術方案還需要根據需求進行權衡.本文針對 5G 時代的毫米波器件封裝存在的一系列問題將首先介紹可用于解決 5G 及后代毫米波通信芯片封裝問題的異質異構集成技術.隨后將對用于毫米波大功率器件封裝的基板材料以及互連方案進行探討.最后介紹毫米波器件天線陣列封裝的兩種技術方案。

02

異質異構集成技術

毫米波異質異構集成技術可將基于 GaAs、GaN等新型半導體材料的高性能毫米波有源器件以及射頻( Radio Frequency,RF)微電子機械系統(Micro-ElectroMechanical System,MEMS)和無源器件、硅基電路模塊通過異質生長或者異質鍵合等方式集成為一個具有完整功能的二維或者三維集成電路,充分發揮異種材料/異種結構器件的優勢.而想要通過 SOC 技術在一塊芯片上實現上述全部模塊的功能無疑是十分困難 的,且毫米波 SOC 芯片的高損耗問題也不可忽視.目前的手機廠商為了減小器件尺寸紛紛嘗毫米波 SoC 的設計,如華為、聯發科等企業均已實現5G 和6 GHz 以下 SoC 芯片的設計然而對于 5G 高頻段以及未來 6G 而言,SoC 的發展難上加難而異質異構集成技術下的系統級封裝(System in PackageSiP)則被認為是解決 5G 毫米波器件封裝的最佳解決方案.

從原理上看,目前的異質異構集成方法主要有異質外延生長、外延層轉移、晶圓集成以及小芯片組裝等7,其中后面兩種的實現難度較低,也更適應毫米波器件.在封裝技術的發展方向.目前異質異構集成的實現方案上出現了 SiP 等先進封裝形式,而實現方法上則具有傳統的引線鍵合(Wire Bond) 以及晶圓級封裝(Wafer Lever Package)、倒裝 (Filp Chip)、凸點(Bumping)、2.5D 封裝、3D 封裝等一系列先進封裝技術.

本節將對異質異構集成技術路線下的 SiP 封裝進行詳細介紹,并對基于小芯片技術(Chiplet)的 SiP封裝進行論述.而封裝技術相關的內容則會放到后續章節.

2.1

系統級封裝(SiP)

2.1.1 SiP 概述

在這里首先要搞清楚 SiP 在封裝中的層次從微系統的集成方式上來看,微系統的實現方式主要有SoC、SiP 以及封裝系統(System of Package,SoP)SoC 是基于單片的集成,Si 是基于多芯片的封裝集成,而 SoP 則是基于封裝的系統集成.三者的層次是由低到高的,也就是說,在 SiP 中可以出現 SOC 集成的芯片,在 SoP 中也會包含多個 SiP 器件我們可以認為,SiP 是處在芯片與整機系統間的功能器件的封裝SiP 是將多個具有不同功能的有源電子器件和可以選擇的無源器件,以及諸如 MEMS 或者光學器件等其他的器件,組裝為可以提供多種功能的單個標準封裝器件,形成一個系統或者子系統.siP 的封裝特征與 5G 毫米波器件封裝的要求十分相符.現在所說的 SiP 技術是在 2000 年左右出現的各種 SiP尤其是射頻部分.在移動領域被廣泛應用.2.5D/3D 形式的 SiP 封裝被認為是未來發展的重點方向,因為這是后摩爾時代突破摩爾定律下器件尺寸的一個重要突破口.

2.1.2 SiP 在5G器件中的應用趨勢

5G 技術的發展,會將電子產業帶人一個新的領域.由于 5G 技術的先進性,將會使電子產品的性能獲得極大的提升.與此同時,人們也需要在這之中獲得便利,即這些電子產品要具有較高的便攜性.以手機為例,從最早的智能手機時代開始,每次發售的新手機都引人了一些新的功能,比如雙卡雙待、指紋識別多攝像頭、移動支付、人臉識別等新功能,這些都增加了手機的耗電量.但是以現有的技術,大幅度增加鉀電池的電量密度是難以實現的.這就要求系統級封裝和模組化技術的發展.以此來實現手機的外觀輕薄和減小功耗.SiP從封裝和組裝為切入點以高精度的表面貼裝技術(Surface Mounted Technology,SMT) 和先進封裝技術,將若干裸芯片和微型的無源器件進行高度的集成化,并成為微型化的高性能組件，成熟運用 SiP 技術可以加快 5G 技術的研發過程.也可以極大程度上簡化電子產品的制造流程.為人們的生活帶來更多便利.

未來滿足 5G 器件的功能性、小型化、可靠性以及成本效益要求根據 Inan Ndip 等人的總結SiP的架構以及封裝材料和互連必須滿足以下要求.

(1) 性能需求.如電磁兼容性、信號完整性、電源完整性、高增益的天線陣列、高品質因數的無源器件.

(2)可靠性要求5G 器件的 SiP 結構必須充分考慮到散熱性能以及熱穩定性,并且要盡可能杜絕正常使用過程中的熱機械可靠性問題.

(3)小型化要求SiP 必須能夠使未來的 5G 器件小型化,從而能夠達到隨時集成到其他組件/模塊上的目的.

(4) 成本要求.在滿足使用要求的前提下,SiP 應該盡可能降低成本.

對于上述幾個問題,除了從封裝材料以及組裝方法上著手,從工藝和結構上進行考慮也是必要的.例如,在工藝上可以利用面板級封裝工藝制作 SiP,同時制作數百個 5G 模塊,分攤成本從結構方面考慮,為了滿足 5G 器件小型化要求以及高性能的要求就必須使SiP 脫離傳統的二維層面,逐漸向著2.5D SiP,特別是 3D SiP 的方向進發此外較為先進的雙面 SiP也在 5G 及之后的高頻毫米波器件的封裝中得到了用武之地,雙面SiP 不需要使用中介層(interposer)來實現 SiP,從而能夠在保證小型化和提高集成度的同時降低成本.

2.1.3 2.5D SiP 與3D SiP

在后摩爾時代,垂直堆疊封裝被視為延續摩爾定律的重要舉措,多芯片垂直堆疊常見的就是 2.5D和 3D 封裝封裝技術的逐漸發展使得芯片的封裝形式由傳統的單芯片封裝發展至 2D 多芯片封裝但是隨著對封裝密度需求的進一步增加,想要再提升封裝密度就必須在垂直方向上下功夫.硅通孔(ThroughSilicon Via.TSV) 技術的出現使芯片的垂直堆疊成為了可能,由此誕生了 2.5D 和3D 封裝技術嚴格來說,只有 3D 封裝實現了多芯片在垂直方向上的堆譽而 2.5D 封裝使將多個芯片平行排列在中介層上,因其封裝密度大于傳統 2D 封裝但小于3D 封裝特將其稱為 2.5D 封裝圖1為 2.5D 和3D 封裝結構示意圖.

圖1 2.5DSiP 和3D SiP 的封裝結構示意圖

2.5D 封裝一般要借助硅中介層(Silicon Inter-poser),裸片(Die) 被平行放置在中介層的頂部,中介層充當芯片與基板的橋梁,能夠為系統提供更多的I/O 寬帶。中介層是一種由硅和有機材料組成的硅基板,它承擔著傳遞電信號的作用,是裸片與印刷電路板(PCB)之間的橋梁.裸片一般是通過微凸塊(Microbumps) 與中介層的布線層連接,而中介層則通過錫球與下層基板相連.中介層的上下導通則一般通過 TSV 等手段實現3D 封裝則是將具有 TSV 結構的裸片垂直堆疊從而實現縱向的集成.3D 封裝的裸片通過微凸塊甚至無凸塊相連,由于 TSV 沿著芯片垂直方向以最短的路徑傳輸信號.因此.3D 封裝能夠實現更快的信號傳輸和更高的帶寬。

與 2.5D 封裝相比3D 封裝不需要使用中介層減小了成本,且具有更高的集成度,滿足 5G 器件集成的小型化和降低成本的要求,是一個極佳的解決方案.盡管3D 封裝可以被認為是最先進的 IC 封裝形式,但它存在嚴重的可靠性和測試問題.且對于大功率的 5G 器件來說該問題尤為突出,芯片和互連密度較高的有限暴露區域加劇了散熱和機械可靠性問題此外,可靠性測試方法的缺乏是另一個需要克服的挑戰.目前也有很多學者針對 3D 封裝的可靠性問題進行研究例如,Lian 等人應用模擬方法對3D SiP結構直流電阻和寄生電感進行電學比較對 Theta-JA進行熱比較并對3D SiP 封裝結構進行翹曲比較此外,他們還建立了典型的可靠性測試(溫度循環測試高溫儲存壽命測試、無偏高加速應力測試),以驗證3D SiP 結構在未來物聯網/可穿戴和 5G 設備應用中的應用.他們的工作完成了封裝級的可靠性測試項目,并且展示了3D SiP架構的可行性應用.

需要聲明的是,即使 3D 較 25D 封裝更能滿足小型化和成本要求,但是由于 2.5D 的可靠性很高,更適用于大批量制造.究竟選擇哪一種形式還要根據具體需求進行權衡.可預見的是,未來 5G 及后代毫米波器件的封裝必是以 3D 形式為主。

2.1.4 雙面SiP

在5G低于6GHz器件封裝的方案中較先進的雙面SiP 獲得運用與普通單面SiP 相比雙面SiP 可以進一步提高系統的集成度,減小封裝尺寸,并提高系統性能.雙面 SiP 是一種熱封裝解決方案,采用了雙面 SMT 和雙面成型來縮小整個模塊的尺寸.雙面SiP 簡化了 PKG I/O 計數提高了電源效率減小了噪聲排放.從電集成的角度來看,雙面 SiP 由于較短的信號傳輸路徑可以獲得比其他并排倒裝芯片 SiP 結構更好的電性能:從熱性能來看,高熱解決方案可提高24%~38%雙面SiP 模塊可以為 5G封裝提供一種先進的解決方案,以解決 5G 器件的性能、可靠性、尺寸和成本的需求。

雙面 SiP 模型與單面模型相比,可以允許在一個小的模型上面出現更多模塊,其固然增大了封裝空間的利用率,但是由于散熱路徑的重疊,其散熱性能是不得忽視的一個問題.針對雙面 SiP 結構的散熱問題,Chen 等人使用紅外相機和熱電偶分析與比較了單/雙面 SiP 模塊的熱性能.為了改善雙面 SiP 的散熱,該團隊設計了以下幾個措施:(1) 單面封裝用焊球連接 PCB,而雙面封裝用銅球連接,由于銅的導熱系數高于焊料,因此,它可以幫助快速傳熱;(2) 暴露模具,即高溫不應包裹在聚合物材料中,且把填充物(Underfill)放在模塊和 PCB 之間的間隙中;(3)另一個重要的改進是 PCB 設計的替代.增加 PCB 上的散熱孔和散熱路徑,增加 PCB 的銅含量如此以來,經改進后的雙面 SiP 散熱得到了改善,且接近于單面 SiP此外,他們建立的利用模擬的方法進行了相同的測試圖 2 為該團隊建立的單面 SiP 和雙面SiP的模型模擬結果與試驗結果最大誤差在 8.4% 以內,且模擬結果表明.當基板增加了更多的銅后,熱性能大大改善并且在模塊與PCB間填充Underfi11后模塊與基板間形成了流暢的熱路徑。

圖2 兩種 SiP 模型示意圖 另一方面,雙面SiP具有更高的元件集成密度更緊密的間距設計規則以此來適應小的形狀因子，異質集成、低成本和高電氣性能.較高的被動厚度會導致結構不平衡,可能會引起翹曲問題.Ma等人9針對未來5G 移動應用的可行性,采用雙面成型工藝設計了雙面 SiP 結構,其集成了雙面SiP 頂部的許多無源元件,并通過SMT組裝底部的SoC芯片由球柵陣列(BGA)球和環氧樹脂模塑料包圍.這雙面SiP結果能夠將整個包裝尺寸縮小約35%.針對結構的翹曲等問題,他們對封裝單元的翹曲進行了模擬以進行環氧模塑化合物的選擇.之后,他們又使用 DOE(實驗設計)研究來驗證后成型的翹曲性能,并且 DOE也被用于找出合適的激光燒蝕工藝參數,從而達到指定的 BGA 球形焊料突起.隨后,設計好的雙面 SiP 結構被進行了一系列典型的可靠性測試,包括溫度循環測試、高溫存儲測試、無偏壓HAST(加速老化試驗)雙面SiP結構通過了所有可靠性測試,他們的設計思路為之后的研究人員提供了極大的借鑒意義。 雙面SiP技術是未來5G器件封裝的最佳解決方案,特別是雙面2.5D/3DSiP封裝已備受研究者以及產業工程師的青睞.5G以及后續的6G時代,毫米波器件的雙面SiP開發將朝著更大集成度、更小封裝尺寸方向邁進,展望未來,雙面SiP的發展道路上還有許多問題需要解決,散熱與翹曲只是其中一個方面,芯片間的隔離以及電磁干擾問題仍然等著我們解決。

2.2

基于Chiplet的系統級封裝

Chiplet 又被稱為芯?；蛘咝⌒酒?與目前市場主流的SoC技術相反,Chiplet是將一塊功能完善且集成度很高的裸片拆分成多個小芯片,再利用SiP技術將其組合到一起,形成一個系統級芯片.Chiplet帶有很強的異質異構集成的特征,它也被看作是后摩爾時代解決摩爾定律失效的一個很有前景的方法,目前,隨著工藝節點的發展,芯片制造的成本、設計周期和復雜性的急劇上升正促使行業將重點放在Chiplet上,它允許不同制程制造的芯片組合在一起,并在不同的項目中重復使用,這有助于降低設計過程中的成本,并提高產量.

美國國防部高級研究計劃局(DARPA)在2017年推出的CHIPS計劃(通用異構集成和IP復用戰略)試圖將小芯片推向戰略統一和生態建設的水平在DARPA的規劃中,小芯片涉及來自不同公司、不同工藝節點、不同半導體材料、不同信號類型(即波、電子、光子,甚至微機電系統)的具有不同功能的芯片.因此,小芯片技術旨在支持新生態和應用系統中的巨大技術路線圖。

Chiplet的優勢主要體現在技術要求,成本以及商業化等方面.相比于SoC,Chiplet將系統級芯片進行了拆分,降低了功能高度集成帶來的設計和制造要求.且Chiplet的生產形式使其能夠支持特殊功能的定向定制,從而能夠避免市場狹窄的問題,并且Chiplet 大大縮減了制造周期以及研發投入,能夠更好地平衡生產成本問題.Chiplet最大的特點在于IP復用,這有助于實現芯片設計產業鏈細分.如此以來,片設計行業就可逐漸打破幾家獨大的局面,小型芯片設計公司也將從中獲益,從長期發展角度來看,這是十分利于技術的競爭與發展的.

可以預見,Chiplet技術在5G毫米波器件的系統級封裝中也將大有可為.然而,Chiplet的進一步發展需要使Chiplet接口必須達成一致,接口和協議的設計必須考慮與制造工藝和封裝技術相匹配、系統集成和擴展的要求.此外,不同領域的小芯片的相關性能指標也至關重要。

目前,Chiplet 技術已成功應用于工業領域,尤其是具有高端技術和研究能力的公司.HBM存儲器是Chiplet技術最早的成果應用.隨后,在現場可編程門陣列(FPGA)相關領域,Intel推出了基于小Chiplet 技術的 AgilexFPGA 產品.這些產品使用 3D 封裝技術來實現異構芯片集成.在高性能CPU 芯片領域AMD引人了Zen2架構,將I0組件和處理器核心分離為多個 Chiplet,以進行進一步的按需集成.在網絡領域,Intel的 Tofno2 芯片具有 12.8T的切換能力,這通過Chiplet實現,它將交換邏輯芯片與高速SerDes芯片集成在一起.此外,AMD、高通等芯片設計龍頭也在逐步布局Chiplet產業,在國內,中興等企業也開始探索Chiplet,并逐步跟上世界龍頭企業步伐。

03

基板材料

針對散熱、信號分布、電源及信號完整性、熱可靠性等一系列問題,5G器件模塊的SiP封裝主要有3個基本技術問題:(1)封裝的結構及方案;(2)高頻高性能基板材料;(3)多功能芯片組件的組裝及互連本節主要強調適用于 5G SiP 封裝的基板材料.

封裝基板提供其上各種電路元件之間的布線或互連.目前應用于5G器件封裝的基板材料主要有:低損耗層壓板(Low-loss Laminates)、低溫共燒陶瓷(Low Temperature Co-fired Ceramic,LTCC)和 玻 璃(Glass).根據異構集成線路圖(Heterogeneous Inter-gration Roadmap),表1比較了玻璃、LTCC、環氧玻璃布層壓板(FR4)以及液晶高分子(LCP)與硅(Si)的材料特性,可以看出4種襯底與硅之間都有很大的熱膨脹系數(Coefficient of Thermal Expansion,CTE)失配,因此,在封裝過程中充分考慮焊點可靠性以及Underfill的使用都是必要的,但是具體使用何種基底技術還需要根據制造成本、可靠性要求、熱性能、電性能等要素進行抉擇.除此之外,晶圓級封裝(Wafer-level Packaging,WLP)提供了一種不需要基底材料的封裝選擇.關于晶圓級封裝將在下一節中進行詳細描述.

表1 基底材料的比較

3.1

低損耗層壓板

典型的多層低損耗層壓板如圖3所示,它由一個或多個嵌入到其他層壓板或者堆疊膜之間的低損耗介電層以及上下層壓的粘接層、層壓板、金屬層等組成.內部介電層必須在工作頻率下具有低損耗,還應該足夠薄以實現高電容密度和最小化封裝高度液晶聚合物(LCP)或聚四氟乙烯(PTFE)等低損耗有機物的出現逐漸取代環氧樹脂作為中間的介電層。因為它們的損耗角正切可以解決環氧樹脂較大的損耗正切問題.此外,由于在層壓溫度下的穩定性和高剝離強度,聚酰亞胺的可加工性可能優于LCP.SiO填充的碳氫化合物一般被用作外層的粘接層和堆積層,以提供剛性、低吸濕性和低的Z軸CTE,從而確保使用的可靠性,外層的表面金屬化被用作形成可靠焊點的屏障.Cu作為表面金屬被認為是不利的,因為它快速氧化并與焊料反應形成具有不期望的電學和物理性質的脆性金屬間化合物.Ni是一種出色的阻擋金屬,并涂有超薄金,以防止相鄰焊點橋接.表面金屬一般是電鍍鎳和亞錫、硬金、軟金以及化學鍍鎳和浸金。

圖3 一種典型的多層低損耗層壓板示意圖 面向5G封裝基板用層壓板,一些學者針對介電層展開了一系列研究,總體目標是實現低損耗傳輸的 PCB材料需要具有低Dk(介電常數)和低Df(耗散因子).Yamamoto 等人為 5G 封裝開發了一種雙馬來酰亞胺和三嗪(BT)樹脂材料,并展示了 BT層壓板的優異性能,也證實了所開發的BT復合材料具有比先前BT復合材料更低的Dk和Df,并且在高溫或高濕度條件下顯示出足夠的穩定性.但是這種 BT樹脂仍未實現比 LCP 更低的Dk和Df,Lai 等人研究了預處理技術對LCP多層層壓板電路性能的影響,與微蝕刻和黑化工藝相比,褐變工藝對信號完整性有定影響,導致損耗的減小,信號衰減較弱.因此,建議在高頻和高速印刷電路板層壓的預處理工藝中使用褐變工藝.

3.2

低溫共燒陶瓷(LTCC)

與其他材料相比,陶瓷具有更寬的相對介電常數范圍和更好的機械穩定性,使其成為濾波器、諧振器介質天線和其他相關設備的首選材料.并且,5G6G通信技術的最新發展證實了LTCC技術在集成天線中的關鍵作用.LTCC是一種多層集成技術,因其容易實現內埋置元器件和多層布線方便實現小型化以及高頻化設計而多用于多層電子封裝行業LTCC 用于5G 封裝基板材料具有如下優勢:

(1)低的損耗角正切,這意味著它是高質量因子無源器件RF應用的潛在候選者.

(2)低的CTE是其與硅具有良好的CTE匹配保證了互連的可靠性.

3)高熔點保證了應用于5G等大功率器件過程中的熱穩定性.

(4)高電阻率使其能夠不額外產生導電損耗(5)高的楊氏模量使其大大降低了翹曲的風險LTCC 堆疊具有多層布線的特征,它的結構包括了陶瓷介電層以及穿越陶瓷介電層的導電跡線和過孔.圖4是LTCC無芯材(Core)堆疊封裝結構的示意圖.

圖4 LTCC封裝基板示意圖 由于LTCC在5G封裝方面的優勢,目前已針對其開展了較多的研究工作.在LTCC材料制備方面,Wang 等人將不同比例的 B,O 和 CuO 混合物引人 LTMN 陶瓷中,以實現陶瓷較低的燒結溫度,制備了 LTCC陶瓷,并對其微波介電性能、微觀結構燒結特性和結構演變進行了全面的研究.結果表明.BC的加人可以將 LTMN試樣的燒結溫度降低到790℃,而微波介電性能沒有明顯下降.此外,他們也證明了 BC摻雜的 LTMN陶瓷與Ag之間具有良好的化學相,從而證實 BC 摻雜的 LTMN 陶瓷是一種很有前途的 5G LTCC 材料.Li等人制備了 Zn-Ni共改性的微波介電陶瓷,并通過改變Zn/Ni的比例詳細研究了Zn/Ni 比對相結構、微觀結構和微波介電性能的影響.該研究獲得了單相的陶瓷,并且證實ZnNi比例的變化對晶格參數、致密化和微觀結構產生了顯著影響.制備的陶瓷的最佳組成在品格參數、致密、和范圍內表現出優異的微波介電性能,有望進行 LTCC 應用. LTCC結構為多層堆疊提供了無與倫比的設計靈活性.它允許堆疊大量的電介質和金屬層,并分布堆疊和交錯的通孔,這些特性對于垂直配置下的低損耗網絡的設計非常有吸引力.Liu等人基于LTCC提出了一種適用于毫米波頻率和5G應用的高效孔徑饋電介質諧振器天線陣列,該陣列是在單個LTCC工藝中制造的.天線陣列由16個圓柱形DR天線(CDRA)元件組成,對封裝陣列的性能測量結果表明在28.72GHz下,阻抗帶寬為9.81%,最大實現增益為15.68 dBi,效率為88%.Chou等人提出了一種通過 LTCC 工藝制造的端射雙極化輻射的緊湊封裝天線(AP)結構.他們通過將水平金屬帶狀線耦合偶極子與垂直磁電單極子集成到多層結構中以實現緊湊性來實現雙極化.巧妙地將AP在天線之間的空腔中實現了垂直過孔和水平帶狀線,以提高隔離和偏振純度.該AiP已經在用戶設備(UE)應用中的端射高增益和波束控制方面進行了數值檢驗.原型在26.5~29.5GHz范圍內顯示出低于-25 dB的良好隔離,并與全波模擬一致.

3.3

玻璃

玻璃基板材料具有優越的尺寸穩定性、大面積低成本面板的可用性、形成細間距通孔的能力、對溫度和濕度的穩定性,以及與扇形封裝中使用的硅和模具化合物相比具有較低的介電損耗等優點,基于玻璃基板的封裝正在成為實現毫米波器件中濾波器等無源器件封裝的十分具有競爭性的基板選擇對象.

玻璃一般被用于封裝內部的芯材通過將堆積材料堆疊在其上配以銅跡線形成的金屬化布線層從而組成一塊封裝基板,圖5是這種玻璃基板的一種典型結構,另一種結構是將玻璃基板作為嵌入式封裝的基板材料,它將芯片嵌入到玻璃中,如圖6所示.之后玻璃被平坦化,然后在芯片的有源側形成堆積層，并利用微孔將其直接與焊盤相連,這種結構支持嵌人式無源器件、多個芯片和天線,以及連接到PWB的 BGA 接口,線寬可以低至2um,以滿足新興的重布線層(ReDistribution Layer,RDL)需求.

圖5 玻璃基板示意圖

圖6 嵌入芯片式玻璃基板示意圖

在幾種基板技術中,LTCC 的高制造成本和差的可擴展性限制了其在大型面板中的可用性.低損耗層壓板盡管在成本和擴展性方面具有優勢,但面板規模的翹曲和可靠性問題使其在可加工性方面存在不足.而玻璃基板由于具有更接近硅的CTE以及低的表明粗糙度等特點展示出了強大的競爭力.ALi等人在超薄玻璃基板上實現了用于RF前端模塊中的小型化雙工器的封裝集成.制備的雙工器具有低插入損耗、低電壓駐波比(VSWR)、高阻帶抑制高選擇性、高隔離以及易于集成的優點,并且這些雙工器占地面積小,電氣性能好,被證明是5G 異構集成和毫米波RF前端器件的理想候選者.Watanabe等人首次在面板級超薄玻璃基板上實現了芯片嵌入式毫米波集成模塊的封裝,他們的目的是降低芯片到封裝的損耗.為了證明嵌入芯片式玻璃基板對 5G 器件封裝的好處,他們使用了基于C4凸塊的倒裝芯片技術對互連損耗進行了基準測試.電性能測試結果表明,與具有C4凸塊的倒裝芯片組裝方法相比,具有玻璃襯底的芯片嵌入結構導致從芯片到天線的插入損耗降低了3倍.目前一些企業也在生產基于玻璃基板的封裝形式,例如Samtec和Unimicron,但是在玻璃基板的應用方面仍需克服由玻璃的性質而導致的脆性或堅固性以及處理困難等問題.

04

互連方式

SiP涉及到許多互連情況,例如芯片與芯片、芯片與基板以及基板和PCB之間,互連保證了電信號的傳遞,事關信號傳輸以及封裝整體的穩定性,傳統的封裝互連方法主要是引線鍵合以及微焊點連接隨著對封裝集成度要求的增加,逐漸出現了倒裝、晶圓級封裝、硅通孔等一系列先進封裝互連技術.本節主要介紹2.5D/3DSiP所需的互連技術.

4.1

倒裝連接

基于封裝密度的提高以及信號傳輸路徑的考量，倒裝芯片技術在電子封裝中得到了各種應用.與傳統的引線鍵合相反,在倒裝芯片封裝中,硅芯片的有源側面朝下,并通過焊點或凸塊連接到基板,如此以來減小了單個芯片的占地尺寸,并且大大縮短了信號傳輸路徑與引線鍵合相比,倒裝芯片在輸入/輸出密度、電氣性能、尺寸、生產成本和熱性能方面無疑更具優勢.

在技術要求上面,倒裝芯片封裝帶來的主要挑戰是由于焊料凸塊、硅芯片和有機襯底之間的CTE不匹配而導致的熱機械應力積聚,隨著電子設備的持續使用,芯片封裝的互連焊點會經歷熱循環,最終會導致疲勞或電氣故障.這種CTE失配問題有兩種解決思路:焊料成分人手和通過底部填充(Underfill)工藝解決.錫鉛焊料是電子封裝中常用的焊點材料盡管Pb和富含Pb的金具有凸塊焊料最理想的特性之一,但是鑒于環境保護問題,含鉛焊料逐漸被擯棄.目前對于無鉛釬料的研究大多集中于尋找共晶錫鉛合金的替代材料上.目前常用的無鉛焊料為富Sn合金焊料,比較受青睞的有Sn-Ag和Sn-Ag-Cu 系合金.通常,為了改善焊點機械性能和穩定性,心片和基底之間的狹窄間隙填充有UUnderfill流體,Underfill一般是環氧樹脂與熔融二氧化硅填料的均勻混合物,它將重新分配熱機械應力,使其遠離互連,在固化后,填充凸塊陣列間隙的Underfill將化學硬化以形成封裝凸塊的保護層.

4.2

晶圓級封裝

傳統的封裝發生在晶圓被切片之后,而晶圓級封裝是對晶圓先封裝后切片.晶圓級封裝的優勢是大大減小了封裝的尺寸,使其能夠與裸片尺寸一致,從而達成芯片封裝小型化、輕量化的目標.此外,晶圓級封裝通過重布線層(RDL)將裸片上的接口引出,因此,相較于普通封裝工藝,晶圓級封裝減少了一層基板的使用.晶圓級封裝又可分為扇入型晶圓封裝(Fan-in WLP)和扇出型晶圓封裝(Fan-out WLP)兩種,如圖7所示,二者的區別在于RDL上的I/O數量是否超出裸片面積范圍.對扇人型晶圓級封裝來說,I/O 分布不超過芯片的覆蓋面積,因此,裸片面積占據了封裝面積的 100%.隨著需求的增加,芯片所需的I/O接口數量增多,扇人型品圓級封裝所能支持的I/O接口有限,因此,需要 RDL將I/O擴展到裸片面積以外,這就是扇出型晶圓封裝.

圖7 扇入型和扇出型晶圓封裝示意圖 4.2.1 RDL 技術

無論是扇人型還是扇出型晶圓級封裝,RDL技術在其中都是不可或缺的,RDL將IO接口重新排布,并將信號傳遞至焊點(Solder).RDL是在晶圓表面沉積金屬層和絕緣層形成相應的金屬布線圖案,采用高分子薄膜材料和ACu金屬化布線對芯片的I/O焊盤重新布局成面陣分布形式,將其延伸到更為寬松的區域來植錫球.在2.5D封裝的Interposer中RDL也發揮著作用.可以說,在先進封裝中,RDL發揮著很重要的作用。

為了提高焊點的可靠性,對 RDL進行精心的設計是必要的.RDL改進的思路之一是在焊料和硅芯片之間添加一個緩沖層,例如有研究者設計了一種聚合物上焊點結構,如圖8所示.可以看到,RDL上方和下方都有兩個介電層,這將提高互連強度,因為聚合物介電層可以使芯片和PCB之間的應力得到緩沖.此外,RDL提升的另一個思路是RDL與焊點材料配合,共同來提高互連的可靠性

圖8 聚合物上焊點結構的RDL示意圖

4.2.2扇出型晶圓級封裝

扇出型晶圓封裝可以調整RDL來適應大數量接口的需求,并且其封裝尺寸也更小,這些特征有助于封裝結構的熱性能和電性能.扇出型晶圓級封裝的這種特點使其在5G毫米波器件的封裝中廣受關注.

嵌人式品圓BGA(eWLB)是扇出式晶圓級封裝最著名的應用.英飛凌首次報道了扇出晶圓級封裝(Fan-out Wafer-level Package,FOWLP)技術及其eWLB,并提出了天線集成封裝.eWLB 具有扇出型封裝的所有優點,例如小的封裝面積、允許大數量I/O接口、功能性更強等特點.但是對于5G集成天線封裝來說,eWLB只有單面RDL,這限制了天線的設計.設計雙面 RDL的扇出型晶圓封裝是十分必要的.eWLB的提出之始并未受到重視,因為彼時的芯片 I/O數量一般小于500,再布線的線寬線間距也相對較大,且隨著先進封裝技術的發展,扇入型晶圓級封裝已能夠達成需求.但是隨著5G 時代的到來,對封裝的要求進一步提高,扇出型品圓級封裝開始走上舞臺中央.2016年,臺積電在先進封裝技術上近十年的技術沉淀,開發出了集成扇出型(Integrated Fan-Out,InFO)封裝技術,這項技術被蘋果成功應用于蘋果iPhone7系列手機的應用處理器.這之后,蘋果的每一代產品均采用InFO技術.集成扇出型封裝技術的優勢在于可省去載板,綜合成本較傳統的疊層封裝(Package on Package,PoP)降低約 2~3 成以上,節省芯片封裝的成本,并可應用于手機AP或其他RF電源管理 IC等大量應用場景.臺積電的成功將扇出式晶圓級封裝重新帶回人們視野,各大廠商也開始著力布局扇出型封裝.

4.3

硅通孔(TSV)技術

TSV在垂直封裝堆疊中具有著廣泛應用,它在三維先進封裝的飛快發展中功不可沒.在3D封裝中堆疊芯片之間通過TSV互連,使電信號得以導通,在2.5D封裝中盡管沒有出現芯片堆疊,但是TSV是2.5D 封裝所需的 Interposer 的必要技術.TSV 的誕生讓垂直堆疊多個芯片成為可能,它是通過硅通道垂直穿過組成堆棧的不同芯片或不同層實現不同功能芯片集成的先進封裝技術.TSV主要通過銅等導電物質的填充完成硅通孔的垂直電氣互連,減小信號延遲,降低電容、電感,實現芯片的低功耗、高速通信,增加帶寬和實現器件集成的小型化需求.TSV提供了硅片內部垂直方向的電互連. 按硅基底至TSV中心來分,TSV有3個部分,即介電層、阻擋層和填充物.金屬填充TSV需要介電層以與周圍的Si基底充分電隔離.介電層的工藝要求包括良好的臺階覆蓋率和均勻性、無漏電流、低應力、更高的擊穿電壓等.用于介電層的材料通常是 SiO2,、Si3N4.緊挨著介電層的是阻擋層,以防止Cu原子在需要 400 ℃ 溫度的退火過程中從 Cu TSV擴散.此外,阻擋層充當介電層和Cu層之間的粘附層，用作阻擋層的常見材料是Ti、Ta、TiN 和 TaN.TSV的中心區域則是導電填充物,通常是Cu、多晶硅、W 等導電物質. 在技術實現方面,TSV形成技術主要有激光鉆孔、Bosch 深度反應離子刻蝕、低溫深度反應離子刻蝕以及各種濕化學刻蝕的方法.在這些方法中,Bosch深度反應離子刻蝕(即博世工藝)是目前應用最多的方法.根據TSV的制造流程,又可將TSV分為先通孔(TSV-first)、中通孔(TSV-middle)以及后通孔(TSV-last).由于每種 TSV 在制造流程中所處的位置不同,其用途以及填充材料也具有顯著差異例如,先通孔是在互補金屬氧化物半導體(CMOS)工藝開始之前形成 TSV,為了在隨后的高溫CMOS工藝中生存下來,多晶硅是通孔填充的導電材料的選擇.中通孔是在CMOS 工藝之后,但在互連層之前形成 TSV,在不需要在高溫CMOS 工藝中生存的情況下,可以使用銅來填充通孔,以利用其電氣性能.但是當銅的 CTE 和高縱橫比孔中的銅孔鍍層中的空隙引起關注時,鎢(W)和鉬(Mo)中通孔填充也是選擇.最后一種是在半導體品圓工藝完成后形成TSV.由于典型的后通 TSV 是大尺寸的,因此,Cu是典型的通徑填充材料.

4.4

天線封裝的解決方案

近些年來,由于 5G 技術的發展,低時延、高速率大容量萬物互聯等要求對智能手機等5G運用場景提出了很大的挑戰.天線方面,5G 毫米波在傳輸過程中極易損耗,如何減小路徑損耗、如何實現高速率大容量的傳輸以及如何在縮小天線尺寸的同時提高功效等問題亟待解決,傳統的天線采用分離式封裝策略,然而在高頻下,天線和射頻芯片的分離封裝面臨著互連損耗過大和集成密度低的問題,這就導致系統性能下降,難以實現未來通信的大規模系統集成.天線和RF前端器件的共同設計和共同封裝,封裝天線(Antenna in Package,AiP)、片上天線(Antenna on Chip,AoC)等天線的集成封裝方案被廣泛認為是毫米波及以上波段通信系統的可行解決方案.

4.5

封裝天線(AiP)

AiP技術是將一元或多元天線集成到封裝內部天線技術,其典型方案是采用集成電路封裝工藝AiP 依靠 3D 封裝技術,大大縮短了饋線長度,從而降低了互連損耗,提高了系統電源效率.AiP的優點在于它在單獨的基板上實現,獨立于RF芯片,且該基板可以專門用于輻射元件及其饋線,也可以充當收發器組件和異構集成的封裝.

總的來看,AiP有兩種結構:一種是倒裝芯片結構,一種是嵌入式芯片結構.倒裝芯片結構中,芯片采用倒裝技術被與基板一側連接,而天線陣列被布置在基板的另一側.嵌入式芯片結構中,芯片嵌入基板內部,而天線陣列被布置在基板一層.由此可見,AiP 技術的關鍵在于先進封裝互連技術與基板材料的選擇這兩方面內容已在上文中闡述,在此不再贅述.

目前,AiP正被廣泛應用于毫米波器件,被認為是未來毫米波天線封裝的最佳解決方案.Gu等人在基站用有機層壓基板的AiP方面取得了開創性進展他們設計了一個包括64個陣列嵌入式天線的芯片AiP.天線陣列在Tx模式和±40°掃描范圍下,等效全向輻射功率(EIRP)超過50dBm.在產業化應用方面目前一些企業,包括IBM、Intel、Samsung等均已開始將 AiP作為其產品的天線封裝方案.

4.6

片上天線(AoC)

片上天線是采用片上金屬化連線工藝集成制作的天線.AoC 技術與 AiP技術最根本的區別在于,芯片上天線沒有與射頻電路(RF)封裝在一起,所以射頻電路不存在任何形式的互聯,天線自己的功能結構基于單個模塊上.其次,與 AiP相比,AoC 更小,只有幾平方毫米.然而,AoC的缺陷在于,對于硅基AoC 而言,襯底的高介電常數和低電阻率嚴重降低了匹配帶寬和輻射效率.

有研究者提出了一種亞太赫茲應用的硅基高增益AoC技術,高增益是通過使用孔徑饋送機構激勵天線來實現的.對天線的測試結果表明,所提出的片上天線在0.290~0.316THz范圍內的反射系數小于-10dB,最高增益和輻射效率分別為11.71dBi和70.8%.由于 AoC 技術難度上的問題,目前 AoC是天線封裝研究較少的一個方向.基于此,有學者提出并演示了一種基于聚酰亞胺層的片上天線,該天線工作在 0.600~0.622THz的太赫茲區域的高頻帶上.有研究人員指出,在100GHz~1THz的頻率下,AoC將是天線封裝的一個有吸引力的選擇方案.以此來看,對于適用于未來更高頻段的毫米波AoC技術的成熟化,仍任重道遠.

05

結束語

(1)5G毫米波向下要兼容 4G、3G等,向上要擴展頻率,還需要滿足低時延、高通率等特點,這是對封裝技術的一次巨大挑戰.在封裝方案方面,SiP可以實現不同材料、不同工藝模塊/組件的異質異構集成,是解決 5G 毫米波器件封裝的最具前景的方案.

(2)2.5D/3DSiP封裝的高度集成化是未來5G系統器件發展的重要方向.此外,基于Chiplet的SiP 技術可將功能拆分成小芯片,降低制造難度,其IP重用的特征使其十分具有發展價值.

(3)在封裝基板方面,目前已有LTCC、玻璃基板以及低損耗層壓板,這些基板各有優勢.此外,基于RDL的晶圓級封裝也提供了一種無基板方案.在封裝互連層面,傳統的引線鍵合已不滿足未來小尺寸高集成封裝的要求,未來的5G系統封裝互連技術將以倒裝、TSV、基于 RDL的扇出型封裝為主.

(4)天線是5G毫米波器件的重要組成部分,目前有AoC和AiP兩種具有潛力的天線封裝解決方案.由于AoC的難度問題,目前對毫米波天線的研究主要側重于 AiP技術.但是兩種技術各有千秋,具體使用還需根據實際需求權衡.

總而言之,先進封裝技術在后摩爾時代已被視為改善集成電路性能的一大重要方向.目前,毫米波器件的3DSiP封裝仍未完全實現.在未來,廣大的研究者、工程師們還需深耕于此.

審核編輯 黃宇