應力記憶技術（Stress Memorization Technique, SMT），是一種利用覆蓋層Si3N4單軸張應力提高90nm 及以下工藝制程中 NMOS速度的應變硅技術。淀積覆蓋層Si3N4薄膜后，通過高溫退火把應力傳遞給源漏和柵極，再通過它們把應力傳遞到溝道，同時應力會被它們記憶，然后通常酸槽去除應力覆蓋層Si3N4薄膜，完成工藝制程后器件表面不會再有覆蓋層Si3N4薄膜。

如圖2-13所示，覆蓋層 Si3N4會在溝道［100］方向產生單軸的張應力，得到的主能谷等能面的軸向都是垂直于溝道方向，沿溝道方向的電子電導有效質量和散射概率都會減小，覆蓋層Si3N4可以有效地提高 NMOS的速度。

研究表明SMT 的單軸張應力在提高NMOS 速度的同時會降低 PMOS 的速度。為了避免SMT影響PMOS的速度，在淀積覆蓋層Si3N4后，額外增加一次光刻和刻蝕去除PMOS 區域的覆蓋層Si3N4，再進行高溫退火。

SMT是在完成側墻和源漏離子注入后，通過PECVD淀積一層高應力的覆蓋層Si3N4，然后通過一次光刻和干法刻蝕的工藝去除PMOS 區域的覆蓋層Si3N4，再通過高溫退火過程。在SMT中，高溫退火過程是關鍵，因為納米級別的器件對熱量的預算是非常敏感的，所以高溫退火工藝必須采用工藝時間非常短，并且能精確控制工藝時間的快速熱退火技術或者毫秒退火技術。高溫退火后，再利用磷酸將 Si3N4全部去除。

制備Si3N4薄膜的氣體是SiH4、NH3和N2。Si3N4薄膜中也會含有H原子，它主要以Si-H和N-H的形式存在。通過改變H原子的含量可以調節Si3N4薄膜的應力，H原子的含量越高 Si3N4薄膜的應力就越小，可以根據工藝的要求調節淀積Si3N4薄膜工藝的條件來改變Si3N4薄膜中H原子的含量，例如（SiH4+NH3）/N2比例越大，高頻電源功率越大，反應溫度越低，H原子的含量就越高，那么Si3N4薄膜的應力就越低。

圖2-14所示為SMT的工藝流程。