馬書(shū)英，付東之，劉軼，仲曉羽，趙艷嬌，陳富軍，段光雄，邊智蕓 （華天科技（昆山） 電子有限公司） 在此特別鳴謝！

摘要：

隨著電子技術(shù)的高速發(fā)展，更高密度、更小型化、更高集成化以及更高性能的封裝需求給半導(dǎo)體制造業(yè)提出了新的挑戰(zhàn)。由于物理限制，芯片的功能密度已達(dá)到二維封裝技術(shù)的極限，不能再通過(guò)減小線寬來(lái)滿足高性能、低功耗和高信號(hào)傳輸速度的要求；同時(shí)，開(kāi)發(fā)先進(jìn)節(jié)點(diǎn)技術(shù)的時(shí)間和成本很難控制，該技術(shù)的成熟需要相當(dāng)長(zhǎng)的時(shí)間。摩爾定律已經(jīng)變得不可持續(xù)。為了延續(xù)和超越摩爾定律，芯片立體堆疊式的三維硅通孔（TSV） 技術(shù)已成為人們關(guān)注的焦點(diǎn)。綜述了TSV 結(jié)構(gòu)及其制造工藝，并對(duì)業(yè)內(nèi)典型的TSV應(yīng)用技術(shù)進(jìn)行了分析和總結(jié)。

0 引言

芯片是信息社會(huì)發(fā)展的基石，在人工智能、高性能計(jì)算和5G/6G通信等關(guān)鍵領(lǐng)域發(fā)揮著重要的作用，作為數(shù)字經(jīng)濟(jì)中的“硬科技”，芯片發(fā)展正得到前所未有的重視。而人們對(duì)高速、高密度、小尺寸和多功能電子器件的需求推動(dòng)了3D集成封裝技術(shù)的發(fā)展。

3D 封裝是將不同功能的芯片異質(zhì)集成到一個(gè)封裝體中，信號(hào)從芯片的正面?zhèn)鬟f到背面，實(shí)現(xiàn)了堆疊的多層芯片之間（如圖像傳感器、MEMS、RF、存儲(chǔ)器）的信號(hào)傳輸，為高性能計(jì)算、AI等提供更小的封裝尺寸、更高的互連密度和更好的性能[1]，3D 集成技術(shù)的應(yīng)用與前景如圖1所示。3D集成技術(shù)中芯片之間的互連方式主要有引線鍵合、球柵陣列和TSV，而使用TSV轉(zhuǎn)接板進(jìn)行3D集成已經(jīng)在多款高端產(chǎn)品中得到應(yīng)用。典型產(chǎn)品包括三星量產(chǎn)的基于TSV和微凸點(diǎn)互連的64 GB DRAM 和英特爾采用Foveros 3D 封裝技術(shù)的Lakefield處理器。華天科技有限公司開(kāi)發(fā)的硅基埋入扇出三維封裝（eSinC）技術(shù)，通過(guò)重布線（RDL）和Via-LastTSV技術(shù)將不同工藝節(jié)點(diǎn)或不同功能的芯片集成到1個(gè)封裝體中，可以實(shí)現(xiàn)三維異質(zhì)異構(gòu)集成封裝。三星推出的3D 封裝技術(shù)X-Cube 采用TSV 技術(shù)進(jìn)行不同芯片之間的通信連接，可以將SRAM存儲(chǔ)芯片堆疊到主芯片上方，減少芯片面積，提高集成度，采用該技術(shù)封裝完成的芯片擁有更強(qiáng)大的性能以及更高的能效比。臺(tái)積電提出的3D 系統(tǒng)級(jí)集成單芯片（SoIC）技術(shù)的凸點(diǎn)間距最小可達(dá)6 μm，是3D 封裝的最前沿技術(shù)。顯而易見(jiàn)，未來(lái)使用的電子產(chǎn)品中，采用TSV硅轉(zhuǎn)接板進(jìn)行3D集成的芯片封裝比例會(huì)越來(lái)越高。目前用于三維互連與集成技術(shù)的TSV 直徑約為5~10 μm，深寬比約為10∶1。與其他技術(shù)的發(fā)展方向相似，TSV的直徑、間距、深度以及微凸點(diǎn)的尺寸和節(jié)距等關(guān)鍵尺寸亟需縮小。目前更小尺寸和更細(xì)節(jié)距的TSV 技術(shù)（如直徑為1~3 μm）已在研發(fā)中，未來(lái)有望實(shí)現(xiàn)亞微米直徑的TSV。量產(chǎn)的重布線技術(shù)中的最小線寬和間距約為2 μm/2 μm，未來(lái)也會(huì)逐漸縮小到亞微米水平?？s小關(guān)鍵尺寸可以在提高集成密度的同時(shí)改善產(chǎn)品性能。

本文介紹并比較了Via-First、Via-Middle、Via-Last3種不同的TSV集成方案，針對(duì)TSV技術(shù)中的各個(gè)核心步驟做了詳細(xì)的講述，綜述了硅通孔三維互連與集成技術(shù)在3D晶圓片級(jí)芯片規(guī)模封裝（WLCSP）、3D扇出封裝（FO）、2.5D CoWoS和3D IC 先進(jìn)封裝領(lǐng)域成功應(yīng)用的范例，闡述當(dāng)前技術(shù)現(xiàn)狀并探討存在的技術(shù)難點(diǎn)及未來(lái)發(fā)展趨勢(shì)。

1 TSV結(jié)構(gòu)、性能和集成流程

1.1 TSV定義和基本結(jié)構(gòu)

TSV 是1 種連接硅晶圓上、下兩面并與硅基板和其他通孔絕緣的電信號(hào)互連結(jié)構(gòu)。硅通孔的起源要追溯到1958 年William Shockley 申請(qǐng)的一項(xiàng)名為“半導(dǎo)體晶圓及其等效化方法”的專(zhuān)利，其目的是通過(guò)硅通孔將上、下2 片晶圓連接起來(lái)，如圖2（a）所示[2]。根據(jù)TSV 的定義，可以知道TSV的基本結(jié)構(gòu)主要包括穿透硅基板的導(dǎo)電填充物及與側(cè)壁的絕緣層，如圖2（b）所示。為了實(shí)現(xiàn)硅基板上下面的電氣互連，同時(shí)還需要正面和背面的互連層，以實(shí)現(xiàn)信號(hào)的互連和再分布。

1.2 TSV工藝流程概述

TSV 工藝流程包括多種方法，對(duì)于三維集成電路而言，TSV工藝分為Via-First、Via-Middle、Via-Last，其中Via-Last 又分為晶圓正面的后孔（Front SideVia-Last）及從晶圓背面的后孔（Back SideVia-Last）技術(shù)。Via-First型一般是指先在硅晶圓上加工TSV，然后再加工其他包括電路的器件，目前主要指TSV 轉(zhuǎn)接板的制造，在TSV 制造之后不再加工有源器件，直接加工互連層；Via-Middle 型一般是指TSV 在器件加工與后道互連加工之間形成，是目前IC工廠主要采用的方案，很多機(jī)構(gòu)將TSV 轉(zhuǎn)接板的加工也歸為Via-Middle型；Via-Last 是指TSV 在所有IC工廠工藝完成之后進(jìn)行，可以由晶圓級(jí)封裝工廠獨(dú)立完成，是目前TSV產(chǎn)業(yè)化最為成熟的方案之一。圖3描述了不同TSV工藝流程的步驟[3]。

1.3 Via-First工藝

Via-First工藝是指在器件結(jié)構(gòu)制造之前先進(jìn)行通孔結(jié)構(gòu)制造的1種通孔工藝方法。晶圓上先形成通孔結(jié)構(gòu)，并在孔內(nèi)沉積高溫電介質(zhì)（熱氧沉積或化學(xué)氣相沉積），然后填充摻雜的多晶硅，最后通過(guò)化學(xué)機(jī)械拋光（CMP）去除多余的多晶硅。這種方法允許使用高溫工藝來(lái)制造絕緣化的通孔（即高溫SiO2鈍化層）并填充通孔（即摻雜的多晶硅）[4]。由于多晶硅通孔的高電阻率，Via-First工藝并未被廣泛用于有源器件晶圓。使用Via-First 工藝的圖像傳感器和微機(jī)電系統(tǒng)產(chǎn)品數(shù)量有限，對(duì)于這些應(yīng)用，通孔尺寸較大（大于100 μm），因此摻雜多晶硅通孔的電阻是可以被接受的。

在Via-First 方法中，TSV 在晶圓的器件側(cè)形成，然后進(jìn)行鍵合和減薄處理。TSV可以在一開(kāi)始就引入到器件流程中，這意味著熱負(fù)載沒(méi)有限制。Via-First工藝中摻雜了大量多晶硅，這讓設(shè)備具有了在制造初期集成TSV的能力。多晶硅允許使用高熱負(fù)載，這在高壓情況下是一個(gè)主要優(yōu)勢(shì)，因?yàn)樗试S使用熱氧化物作為隔離材料。低電阻率是TSV填充材料的關(guān)鍵點(diǎn)之一，在后端中其他材料如鎢也可以用于Via-First方法。

1.4 Via-Middle工藝

TSV 可以實(shí)現(xiàn)從有源側(cè)到芯片背面的電連接，為其提供最短的互連路徑，并為最終的3D 集成創(chuàng)造途徑。TSV 可以在IC 制造過(guò)程的不同階段實(shí)現(xiàn)，而Via-Middle 工藝應(yīng)用在前端器件制造工藝（FEOL）之后、后端器件制造工藝（BEOL）之前，可以實(shí)現(xiàn)高質(zhì)量、高可靠的三維互連。

Tezzaron 是最早提出Via-Middle方法的人之一，他演示了在FEOL 處理之后實(shí)現(xiàn)埋入式W-TSV觸點(diǎn)，然后在BEOL中互連堆棧[5]。2006 年，BEYNE[6]提出了1 種使用銅TSV 的Via-Middle 方法和1種芯片到芯片或芯片到晶圓的堆疊方法，被大多數(shù)半導(dǎo)體公司作為三維集成流程的參考。2011年，IMEC在300 mm晶圓上推出了直徑為5μm、深度為50 μm、深寬比為10∶1的符合行業(yè)標(biāo)準(zhǔn)的Via-Middle TSV 模塊[7]。2016年，BEYNE[8]進(jìn)一步提出了直徑為5 μm、深度為50 μm 的TSV 三維集成技術(shù)，同時(shí)提出了1種用于預(yù)測(cè)設(shè)備應(yīng)力影響的驗(yàn)證模型。多層三維模具堆疊組件如圖4 所示，使用銅TSV 作為微凸點(diǎn)，將芯片熱壓鍵合（TCB）到模具正面的電鍍微凸點(diǎn)上，并直接將其用于3D 芯片堆疊，可得到間距為20 μm、直徑為5 μm、深度為50 μm的6層TSV堆疊組件。

Via-Middle工藝的主要步驟如圖5所示。它由光刻、TSV 刻蝕、氧化層沉積、擴(kuò)散阻擋層和種子層沉積、TSV 鍍銅和銅退火、CMP 組成。該技術(shù)已應(yīng)用在2.5D及3D封裝等多種高端封裝領(lǐng)域。Xilinx公司[9]將Via-Middle技術(shù)應(yīng)用在FPGA產(chǎn)品上，制作了具有數(shù)千個(gè)節(jié)距為45 μm微凸點(diǎn)的硅中介層測(cè)試芯片。硅中介層厚度為100 μm，通過(guò)節(jié)距為180 μm 的C4 凸點(diǎn)安裝在尺寸為42.5 mm×42.5mm 的基板上，優(yōu)化了TSV 制造工藝步驟和安裝在無(wú)鉛微凸點(diǎn)TSV中介層上的大型邏輯芯片的組裝工藝，以及元件在有機(jī)襯底上的組裝方式，Xilinx 的FPGA 產(chǎn)品芯片剖面圖如圖6（a）所示。美光公司使用Via-Middle型硅通孔和復(fù)雜的鍵合封裝技術(shù)構(gòu)建DRAM和邏輯存儲(chǔ)器堆棧，增加寬帶，改善信號(hào)延遲，減小芯片尺寸[10]，美光公司HMC產(chǎn)品示例如圖6（b）所示。SK 海力士公司通過(guò)Via-Middle工藝制備了8 GB 堆疊高帶寬內(nèi)存（HBM），通過(guò)在HBM DRAM 中配置直接存儲(chǔ)端口和各種邏輯測(cè)試單元，存儲(chǔ)器能夠在Chip-on-Wafer（CoW）水平上執(zhí)行TSV故障修復(fù)，大大提高了測(cè)試的可靠性[11]。

1.5 Via-Last工藝

最常見(jiàn)的Via-Last TSV集成流程與Via-First TSV和Via-Middle TSV 集成流程類(lèi)似，區(qū)別在于，Via-LastTSV 在鍵合晶圓平臺(tái)上實(shí)現(xiàn)[12]，圖7（a）為Via-Last 工藝流程圖。首先將晶圓與玻璃進(jìn)行臨時(shí)鍵合及整面減薄，結(jié)合光刻工藝和干法刻蝕工藝制備直孔刻蝕形貌，接著采用化學(xué)氣相沉積制備絕緣層，以及采用干法刻蝕完成氧化硅刻蝕，緊接著用物理氣相沉積法沉積金屬種子層，電鍍填充硅通孔后，用化學(xué)機(jī)械拋光除去表面金屬，隨后沉積金屬種子層、光刻線路、整面電鍍、除去光阻和刻蝕金屬種子層，從而形成線路。此流程的1 個(gè)優(yōu)點(diǎn)是RDL 線寬/ 線間距與Via-LastTSV 單點(diǎn)工藝無(wú)關(guān)，精細(xì)的RDL（2 μm/2 μm）僅受光刻工藝和濕法刻蝕工藝的限制。然而，在臨時(shí)鍵合晶圓上進(jìn)行CMP是本流程的一個(gè)挑戰(zhàn)，文獻(xiàn)[13]中有針對(duì)性的討論和分析。一個(gè)挑戰(zhàn)是CMP后晶圓邊緣的銅殘留物難以去除；另一個(gè)挑戰(zhàn)是TSV 圖案使臨時(shí)鍵合晶圓上的CMP均勻性差。除此之外，其還存在制造成本相對(duì)較高的問(wèn)題。

另一種Via-Last TSV 流程可以單步完成TSV 線路[14]，圖7（b）是此流程的工藝流程圖。這一流程中形成金屬種子層之前的流程與一般Via-LastTSV 一致；在形成金屬種子層之后，對(duì)線路進(jìn)行光刻、整面電鍍、除去光阻和刻蝕金屬種子層，一步形成線路。此流程工藝簡(jiǎn)單，成本低，但是RDL線寬、線間距的工藝能力有限（>5 μm）。通常，TSV電鍍銅時(shí)需要厚的金屬種子層，因此，在電鍍銅完成后需要進(jìn)行較長(zhǎng)時(shí)間的濕法蝕刻來(lái)消除種子層。除非能夠?qū)崿F(xiàn)對(duì)濕法蝕刻工藝的良好控制，否則在經(jīng)過(guò)長(zhǎng)時(shí)間濕法蝕刻后，當(dāng)線寬、線間距都<5 μm時(shí)，線路可能會(huì)塌陷。

另一種BEOL同樣可以單步完成TSV 線路，工藝流程如圖7（c）所示。首先將晶圓與玻璃進(jìn)行臨時(shí)鍵合及整面減薄，然后結(jié)合化學(xué)氣相沉積法、光刻工藝和氧化硅刻蝕工藝制備具有線路圖形的絕緣層，接著采用光刻工藝、干法氧化硅刻蝕和干法硅刻蝕制備直孔形貌，同時(shí)采用干法刻蝕完成氧化硅刻蝕，緊接著用物理氣相沉積法沉積金屬種子層，電鍍填充硅通孔后用化學(xué)機(jī)械拋光消除表面金屬，形成線路。這種集成流程可以實(shí)現(xiàn)非常細(xì)的線寬和線間距，但是成本可能很高。此外，這種Via-Last TSV 流程還面臨臨時(shí)鍵合晶圓上CMP不均勻的問(wèn)題，因此需要對(duì)臨時(shí)鍵合工藝進(jìn)行優(yōu)化[15]，需要特定的鍵合技術(shù)和鍵合膠來(lái)解決在CMP中觀察到的問(wèn)題。

還有一種替代CMP的TSV工藝流程，其具有以下優(yōu)點(diǎn)：1）可實(shí)現(xiàn)精細(xì)的RDL線寬、線間距（＜2μm）；2）不需要CMP 工藝，因此對(duì)臨時(shí)鍵合技術(shù)和鍵合膠沒(méi)有要求；3）CMP工藝被更便宜的濕法蝕刻工藝所取代，因此成本較低。這種無(wú)CMP 的流程與一般Via-Last TSV流程相似，其中CMP工藝被濕法蝕刻工藝所取代，詳細(xì)流程如圖7（d）所示。TSV深孔電鍍后，由濕法蝕刻工藝取代CMP 消除銅覆蓋層和銅/ 鈦PVD種子層，然后進(jìn)行銅退火，并形成RDL[16]。采用濕法蝕刻工藝代替CMP，工具和材料成本可降低約8%。這使其成為更具成本效益的Via-Last TSV 集成流程之一，與TSV 和RDL單步電鍍流程相當(dāng)。此外，因?yàn)橛糜赗DL 電鍍的銅種子層更薄，此種無(wú)CMP 的Via-Last TSV 集成流程還可以形成精細(xì)的銅RDL 線寬、線間距（＜2 μm）。

TSV 填充金屬有3 種方式：完全填充、側(cè)壁填充和半填充。完全填充TSV RDL如圖8（a）所示，適用于高密度TSV應(yīng)用[17]；半填充TSV RDL如圖8（b）所示，在一些研究中有提到[18]。側(cè)壁填充TSV RDL 如圖8（c）所示，在TSV 側(cè)壁覆蓋1層線路，可用于線路相對(duì)不密集的情況[19]。

綜上所述，基于TSV 工藝在整個(gè)芯片制造流程中的相對(duì)位置，主流的TSV 工藝可分為Via-Middle 和Via-Last 2 條路線。Via-Middle 是目前主流IC 工廠加工TSV 選用的集成方案，主要應(yīng)用于包括TSV 轉(zhuǎn)接板和預(yù)埋TSV 的芯片。而在Via-Last型集成方案下，TSV 在所有芯片制造工藝之后進(jìn)行，其可以從背面加工也可從正面加工，目前產(chǎn)業(yè)界主要是從背面加工TSV，與正面焊盤(pán)直接形成電互連通道。其最典型的產(chǎn)品應(yīng)用是CMOS圖像傳感器（CIS）。

2 TSV單元工藝

2.1 TSV刻蝕技術(shù)

硅刻蝕起源于MEMS新產(chǎn)品開(kāi)發(fā)需求，因其氣體解離程度很高，又被稱(chēng)為深度反應(yīng)離子刻蝕（DRIE）。

最常用的DRIE 工藝被稱(chēng)為“博世”工藝[20]。該工藝交替使用短步驟的六氟化硫（SF6）等離子體來(lái)快速且各向同性地消除硅、短步驟的八氟環(huán)丁烷（C4F8）等離子體沉積來(lái)保護(hù)側(cè)壁。在用SF6進(jìn)行下個(gè)刻蝕步驟的第一步時(shí)，聚合物層將在特征底部被移除。由于使用“F”自由基進(jìn)行硅刻蝕，該工藝能提供非常高的刻蝕選擇比和蝕刻速率。除了SF6和C4F8以外，硅刻蝕過(guò)程的因素如偏置比頻率、壓強(qiáng)、氣流量、溫度和占空比等參數(shù)，也會(huì)影響刻蝕形貌。

由于TSV 的深度為50~300 μm，即使刻蝕速率高達(dá)10 μm/min,300 μm 的TSV 也需要30 min 才能完全刻蝕。因此，使用基于氟化學(xué)反應(yīng)的等離子驅(qū)動(dòng)器，有利于相對(duì)快速地完成硅刻蝕，制備垂直硅通孔；當(dāng)然，如果制造過(guò)程過(guò)于激進(jìn)，硅通孔的形貌會(huì)受到顯著影響，出現(xiàn)明顯缺陷。常見(jiàn)的硅刻蝕側(cè)壁缺陷為粗糙度大、硅缺口（Notch）和“微草”，這些缺陷會(huì)直接影響TSV集成的電性表現(xiàn)。

在TSV中，粗糙的扇形輪廓會(huì)給后續(xù)的金屬填充帶來(lái)問(wèn)題。輪廓角度和側(cè)壁表面粗糙度在大多數(shù)應(yīng)用中是非常重要的，硅刻蝕用于硅模具制造時(shí)，扇貝鋸齒形輪廓會(huì)造成脫模困難，所以制備平滑的直孔形貌對(duì)于硅刻蝕應(yīng)用非常重要。為了盡量減小直孔側(cè)壁的扇形鋸齒輪廓，制備垂直且光滑的通孔，有研究嘗試在干刻蝕后用氫氧化鉀（KOH）和異丙醇（IPA）進(jìn)行濕刻蝕以促使表面平滑，降低側(cè)壁粗糙度，但此工藝較復(fù)雜，沒(méi)有被廣泛應(yīng)用。在干法刻蝕步驟中加入氧氣也可以促使表面更光滑，但會(huì)降低刻蝕的選擇性[21-22]。傳統(tǒng)的刻蝕工藝配方會(huì)產(chǎn)生100~200 nm 的側(cè)壁扇貝鋸齒。對(duì)刻蝕過(guò)程進(jìn)行優(yōu)化，以犧牲側(cè)壁輪廓角度為代價(jià)來(lái)減少鈍化時(shí)間，側(cè)壁紋波可達(dá)到10 nm左右，但是此時(shí)硅形貌屬于斜孔?？涛g速率隨著深度的增加而降低（負(fù)載效應(yīng)），溝槽側(cè)壁上部的扇貝比下部的扇貝更深、間距更遠(yuǎn)，也就是說(shuō)，表面粗糙度隨著深度的增加而降低。因此，硅通孔刻蝕時(shí)，采用穩(wěn)態(tài)一步法去完成第一部分刻蝕，然后采用時(shí)間復(fù)用法刻蝕到最終深度，以減少溝槽側(cè)壁粗糙度。然而，用這種方法制成的TSV刻蝕形貌有2種工藝之間的明顯過(guò)渡[23]，如圖9所示。

扇貝鋸齒輪廓與許多工藝參數(shù)相關(guān)。研究發(fā)現(xiàn)，在保持通孔垂直的前提下，當(dāng)過(guò)程控制良好時(shí)，扇貝剖面上的峰谷距離可在50 nm 左右；同時(shí)發(fā)現(xiàn)功率與壓力的比值對(duì)扇貝的形狀有重大影響，二者比值越大，扇貝的外形越光滑；另外，合理使用C4F8沉積保護(hù)層可以有效降低側(cè)壁粗糙度。為了抑制側(cè)壁扇貝鋸齒的產(chǎn)生，刻蝕和鈍化周期通常只維持幾秒鐘（約3~5 s）。由于停留時(shí)間短，循環(huán)步驟會(huì)導(dǎo)致氣體在轉(zhuǎn)變過(guò)程中發(fā)生重疊和混合。人們認(rèn)為，等離子體環(huán)境中的這種氣體混合會(huì)促進(jìn)副產(chǎn)物聚合。然而，這種氣體的混合可能會(huì)使通過(guò)改變刻蝕和鈍化周期控制輪廓變得困難。因此，有時(shí)在刻蝕和鈍化步驟之間會(huì)引入第3個(gè)步驟以完全排出反應(yīng)物氣體。實(shí)踐證明，添加第3步有利于控制刻蝕形貌?？涛g輪廓隨著溝槽深度或縱橫比的變化而變化，解決這一問(wèn)題的實(shí)用方法是創(chuàng)建1個(gè)多步驟工藝配方，根據(jù)深度改變偏置功率或直流偏置電壓。直流偏置電壓隨著刻蝕步驟時(shí)間的變化可以改善整體輪廓，但不同步驟之間的輪廓可能存在明顯的過(guò)渡，因此，增加更多的步驟或隨時(shí)間不斷變化的直流偏置電壓可以獲得更平滑的輪廓。

Notch缺口是直孔刻蝕中常見(jiàn)的現(xiàn)象，缺口指的是由于電荷積累在硅與下墊層的邊界上產(chǎn)生的特殊橫向刻蝕，它只發(fā)生在硅下面有介電層的地方。最初，在MEMS 制造的絕緣體結(jié)構(gòu)上刻蝕硅時(shí)可以觀察到Notch缺口，其中絕緣體層分布在晶圓的背面。在某些硅通孔應(yīng)用中，刻蝕停止層通常是SiO2 或SiN，被用于防止冷卻氦泄漏，但在晶圓刻蝕時(shí)可能會(huì)引入Notch缺口。當(dāng)存在顯著的微加載時(shí)，缺口會(huì)變得更加嚴(yán)重，由于加載效果需要適度的過(guò)度刻蝕，在刻蝕停止暴露后會(huì)繼續(xù)刻蝕一段時(shí)間，以允許完全清除整個(gè)晶圓上的硅。防止產(chǎn)生過(guò)大缺口的第1種方法是在過(guò)刻蝕期間通過(guò)增加沉積步驟的長(zhǎng)度來(lái)增加聚合物的厚度；第2種方法是增加離子刻蝕機(jī)的真空腔室壓力，當(dāng)壓力增加時(shí)，離子能量降低，導(dǎo)致聚合物的濺射率低，從而減小了缺口的尺寸；還有一種方法是調(diào)整等離子刻蝕機(jī)的電極功率，將加載功率從連續(xù)式改為分段的間歇式或瞬時(shí)的脈沖式，當(dāng)加載功率不連續(xù)時(shí)，在有功率段硅通孔內(nèi)發(fā)生離子電荷反應(yīng)，無(wú)功率段硅通孔內(nèi)離子電荷消散，從而有效控制了硅通孔內(nèi)的離子電荷，最終有效控制硅通孔的底部缺口。

微草是刻蝕后在底部表面殘留的聚合物形成的硅微柱。解決這個(gè)問(wèn)題的方法是增加偏置功率消除基礎(chǔ)聚合物；但增加偏置功率可能會(huì)產(chǎn)生一些副作用，較高的偏置功率可能會(huì)破壞側(cè)壁上的鈍化層，在側(cè)壁上形成瓶狀形貌。另外，通過(guò)增加刻蝕步驟時(shí)長(zhǎng)也可以控制微草問(wèn)題。其他可以減少微草的參數(shù)包括溫度、電感耦合等離子體（ICP）功率和壓力。當(dāng)溫度較低（-10 ℃）時(shí)，鈍化層沉積速率高，刻蝕速率低，可能產(chǎn)生微草，而較高的溫度有助于微草的清除。由于鈍化層沉積程度的不同，微草也會(huì)受到特征尺寸或長(zhǎng)寬比的影響。小開(kāi)口孔型由于孔底較難沉積鈍化層，發(fā)生微草的可能性較??；大開(kāi)口孔型由于孔底容易沉積鈍化層，極易發(fā)生微草現(xiàn)象。

除了側(cè)壁缺陷以外，文獻(xiàn)[24]報(bào)道了3種在TSV刻蝕過(guò)程中造成硅側(cè)壁和表面缺陷的機(jī)制：第1 種是由于在鈍化步驟和刻蝕步驟之間的過(guò)渡階段殘留的聚合氣體的參與，形成的向下的表面缺陷；第2種是由于刻蝕劑攻擊硅和側(cè)壁聚合物之間的界面，形成的向上的表面缺陷（雖然側(cè)壁聚合物的厚度足以保護(hù)硅表面，但如果不及時(shí)將刻蝕步驟切換到鈍化步驟，則表面會(huì)不可能避免地產(chǎn)生缺陷）；第3種是通過(guò)硅各向同性刻蝕，由于不良的聚合物沉積或側(cè)壁聚合物內(nèi)部的空隙形成的海綿狀表面缺陷。這3種表面缺陷被認(rèn)為是影響TSV集成和封裝可靠性問(wèn)題的主要因素。

2.2 TSV側(cè)壁絕緣技術(shù)

TSV 側(cè)壁需要絕緣，防止金屬和硅之間發(fā)生短路，這對(duì)器件的可靠性至關(guān)重要。通常情況下，TSV的介電絕緣層需要良好的臺(tái)階覆蓋和均勻性，以保證高擊穿電壓、低漏電流、不開(kāi)裂、低應(yīng)力和工藝溫度相容性。TSV中金屬與硅之間的電絕緣層的制備采用了不同的工藝。由于SiO2易于在硅表面沉積而被廣泛用作絕緣體，許多氧化過(guò)程如熱氧化、等離子體增強(qiáng)化學(xué)氣相沉積（PECVD）和亞大氣化學(xué)氣相沉積（SACVD）已經(jīng)被廣泛研究。由于在低壓和低沉積速率下分子平均自由程增加，熱氧化工藝和SACVD工藝提供了非常高的步驟覆蓋率和一致性。然而，這2種方法有一些明顯的缺點(diǎn)。熱氧化工藝在700~1 100 ℃高溫下進(jìn)行，臺(tái)階覆蓋率100%，SACVD采用O3/TEOS在400℃下沉積SiO2，工藝溫度比熱氧化工藝稍低，臺(tái)階覆蓋率大概50%，然而由于MEMS 和CMOS等器件中使用的材料之間的熱膨脹系數(shù)不匹配，較高的溫度可能導(dǎo)致額外的應(yīng)力及損傷，無(wú)法采用高溫工藝；另外，Via-Last TSV 使用臨時(shí)鍵合技術(shù)，而臨時(shí)膠的耐溫性約為200℃；因此，熱氧化工藝和SACVD工藝無(wú)法應(yīng)用于Via-Last TSV 工藝中。另外，SACVD 工藝沉積SiO2的速率低，氧化膜通常存在拉伸應(yīng)力，不利于器件的可靠性。PECVD TEOS 工藝可在低溫（<200 ℃）下進(jìn)行，殘余壓應(yīng)力小，沉積速率高，非常適合應(yīng)用在Via-Last TSV 集成工藝中。因此，盡管PECVD TEOS膜的臺(tái)階覆蓋率（10%~30%）相對(duì)較低，但仍被廣泛應(yīng)用于TSV 中介質(zhì)絕緣層的制作[25-26]，PECVD TEOS 工藝SEM圖如圖10所示。

2.3 TSV微孔金屬化技術(shù)

微孔金屬化實(shí)現(xiàn)器件的信號(hào)互連，是TSV 的核心技術(shù)之一。金屬層一般由阻擋層、種子層和導(dǎo)電層組成，阻擋層用于阻擋線路金屬與器件金屬的相互擴(kuò)散，避免金屬擴(kuò)散后發(fā)生分層；種子層是導(dǎo)電層的準(zhǔn)備層，通過(guò)金屬離子化及二次濺射等技術(shù)實(shí)現(xiàn)深孔上金屬材料的連續(xù)覆蓋，確保后續(xù)電鍍工藝的有效進(jìn)行；導(dǎo)電層是金屬線路的電信號(hào)傳導(dǎo)層。阻擋層和種子層的制作一般通過(guò)物理氣相沉積或者電化學(xué)修飾技術(shù)實(shí)現(xiàn)，其中鈦和鉭為最常用的阻擋層材料，銅和鋁為最常用的種子層，銅為最常用的導(dǎo)電層。硅通孔方向的種子層的厚度分布會(huì)有差異，影響硅通孔填充金屬時(shí)電流密度的分布，進(jìn)而影響硅通孔的填充效果[27-29]。

硅通孔的電鍍銅填充有多種模式：理想的自底向上生長(zhǎng)模式、等壁生長(zhǎng)模式、蝴蝶結(jié)型生長(zhǎng)模式和“V”型生長(zhǎng)模式等。由于受電場(chǎng)在孔內(nèi)分布和物質(zhì)擴(kuò)散能力的影響，一般情況下深孔開(kāi)口處沉積速度較快，容易形成有孔洞的深孔填充。因此，在硅通孔電鍍填充液里通常添加加速劑、抑制劑、整平劑等來(lái)控制孔內(nèi)各處沉積銅的速度，以實(shí)現(xiàn)硅通孔的無(wú)孔洞填充。也有學(xué)者研究在無(wú)添加劑的情況下利用脈沖電鍍技術(shù)實(shí)現(xiàn)硅通孔的無(wú)孔洞填充[30-33]。

綜上所述，TSV 刻蝕技術(shù)的難點(diǎn)是改善3種缺陷：扇貝、缺口和微草。TSV側(cè)壁絕緣技術(shù)的關(guān)鍵點(diǎn)是控制沉積溫度、加快沉積速率、提升側(cè)壁覆蓋率和降低成膜殘余壓應(yīng)力。TSV微孔金屬化技術(shù)的重點(diǎn)是阻擋層、種子層和導(dǎo)電層，需關(guān)注硅通孔內(nèi)金屬的填充效果。TSV刻蝕技術(shù)、TSV側(cè)壁絕緣技術(shù)和TSV微孔金屬化技術(shù)是TSV技術(shù)的3大核心，直接影響著TSV技術(shù)實(shí)際應(yīng)用中的電性能和可靠性表現(xiàn)。

3 基于TSV的先進(jìn)封裝技術(shù)

3.1 3D WLCSP技術(shù)

半導(dǎo)體產(chǎn)業(yè)將硅通孔技術(shù)廣泛應(yīng)用于影像傳感器的晶圓級(jí)芯片封裝（WLCSP），因此，帶有三維立體硅通孔技術(shù)的晶圓級(jí)芯片封裝也常被稱(chēng)為三維晶圓級(jí)芯片封裝技術(shù)（3D WLCSP）[34]，利用高密度硅通孔技術(shù)實(shí)現(xiàn)影像傳感器與外部信號(hào)的互連。

一種影像傳感器的封裝工藝流程如圖11 所示。先以光玻璃為原材料，根據(jù)不同器件的感光區(qū)差別和芯片尺寸差別，制備不同的空腔玻璃，然后將空腔玻璃與晶圓進(jìn)行壓合。通過(guò)研磨或干法刻蝕對(duì)硅基進(jìn)行減薄，先通過(guò)光刻和刻蝕制作出硅基結(jié)構(gòu)，再制備鈍化層，打開(kāi)金屬Pad 后重布線路、包裹阻焊劑、制備錫球，最后切割成單顆芯片[35]。針對(duì)特殊的光學(xué)要求會(huì)使用特殊玻璃，或者在硅基表面的部分區(qū)域（對(duì)應(yīng)于影像傳感器的感光區(qū)域）制備1 層紅外遮擋層（IR-Block）。

晶圓鍵合是一項(xiàng)成熟的工藝，其中，玻璃作為原材料，用光刻技術(shù)在玻璃上制備空腔，用滾筒上膠或絲網(wǎng)印刷的方式使得鍵合膠均勻分布在玻璃空腔的表面，再將玻璃空腔與晶圓進(jìn)行壓合，最終使芯片的感光區(qū)被玻璃空腔保護(hù)起來(lái)。影像傳感器的玻璃載板一般使用光玻璃，當(dāng)透光率要求較高時(shí)會(huì)使用增透鍍膜玻璃，包括單面鍍膜和雙面鍍膜2種類(lèi)型。

為了實(shí)現(xiàn)硅通孔，先將晶圓研磨減薄到要求的厚度，再通過(guò)刻蝕方式進(jìn)一步減薄并消除表面應(yīng)力。非鍵合類(lèi)硅基一般只需研磨減薄，但鍵合類(lèi)晶圓在研磨后需要用干法刻蝕消除應(yīng)力，而干法刻蝕厚度要根據(jù)芯片的空腔比來(lái)確定。通過(guò)光刻方式將晶圓表面整面蓋住，曝光顯影出圖形，然后通過(guò)干法等離子刻蝕工藝刻蝕出硅結(jié)構(gòu)。

在重布線之前，采用PECVD 工藝沉積SiO2作為第一層鈍化層。由于鍵合膠的耐熱性較差以及鍵合空腔的存在，直接限制了PECVD 工藝的溫度條件，因此，CIS封裝一般采用低溫PECVD工藝。在重布線之前，采用光刻膠作為第二層鈍化層，可以增加絕緣效果。鈍化膠采用噴膠的方式實(shí)現(xiàn)，在有結(jié)構(gòu)的硅表面形成鈍化層，再通過(guò)曝光、顯影將芯片Pad 位置打開(kāi)，由于孔有一定的深度，鈍化層的開(kāi)口根據(jù)硅基深度和Pad開(kāi)口進(jìn)行設(shè)計(jì)。

在鈍化膠形成后，用氧化層刻蝕方法將芯片Pad上層的氧化層刻蝕干凈（將Pad 打開(kāi)），再采用金屬RDL的方式將芯片的信號(hào)引出。先通過(guò)物理氣相沉積在晶圓上沉積一層種子層，再整面電鍍一層金屬銅，之后光刻出線路，光刻可采取噴涂或者旋涂方式，噴涂方式更穩(wěn)定，作業(yè)效果更好。光刻之后，刻蝕金屬形成線路，然后鍍上鎳和金，形成金屬保護(hù)層。

在RDL完成之后，采用Spin 或者Print 工藝對(duì)晶圓表面的金屬線路涂布一層阻焊劑進(jìn)行保護(hù)，通過(guò)曝光顯影將焊盤(pán)打開(kāi)。在阻焊層形成焊盤(pán)開(kāi)口后，用植球的方式在上面做出錫球，錫球的直徑和高度與產(chǎn)品的焊盤(pán)開(kāi)口及所用錫球的直徑相關(guān)。最后將整片晶圓切割成單顆芯片，完成封裝。

3.2 3D FO技術(shù)

2018年，華天科技基于硅基扇出型封裝（eSiFO）技術(shù)推出三維系統(tǒng)集成技術(shù)eSinC。eSinC技術(shù)也可稱(chēng)為3D FO三維扇出系統(tǒng)級(jí)封裝技術(shù)，是在硅基扇出型封裝技術(shù)的基礎(chǔ)上，利用高密度TSV 形成上下芯片信號(hào)互聯(lián)傳輸?shù)募夹g(shù)。該技術(shù)成功集成了多芯片嵌入、臨時(shí)鍵合、RDL布線、高深寬比TSV 和芯片三維堆疊等關(guān)鍵工藝。

三維堆疊eSinC封裝如圖12所示。1個(gè)或幾個(gè)良品Die被嵌入到單個(gè)eSinC封裝中，通過(guò)光刻、濺射與電鍍工藝在eSinC 封裝的正面和背面形成2 層RDL，再形成微凸點(diǎn)和TSV 通孔用于實(shí)現(xiàn)3 個(gè)獨(dú)立eSinC封裝與嵌入式芯片之間的電信號(hào)互聯(lián)。eSinC 技術(shù)不僅可以在單個(gè)封裝內(nèi)實(shí)現(xiàn)多芯片的互連，還可以實(shí)現(xiàn)不同封裝之間的互連。

圖13為三維堆疊eSinC的工藝流程圖，在正面設(shè)置RDL和微凸點(diǎn)后，通過(guò)臨時(shí)鍵合技術(shù)將晶圓與玻璃鍵合到一起，在背面制造TSV、RDL、微凸點(diǎn)以形成信號(hào)互聯(lián)。

eSinC正面制造工藝流程主要包括在硅片上形成空腔、埋入芯片、干膜填充、RDL 布線、形成微凸點(diǎn)或焊盤(pán)。通過(guò)Bosch刻蝕工藝在硅表面形成空腔。空腔的長(zhǎng)度和寬度由嵌入的芯片尺寸決定，通過(guò)工藝優(yōu)化，總厚度變化可以控制在5 μm 之內(nèi)。在空腔形成過(guò)程中，腔內(nèi)底部凸點(diǎn)是不被允許的，因?yàn)闀?huì)造成芯片的傾斜或裂紋。通過(guò)PECVD工藝在表面沉積氧化層，作為RDL與硅載體之間的絕緣層。通過(guò)優(yōu)化氧化膜的應(yīng)力來(lái)控制重構(gòu)晶圓的翹曲。

eSinC 背面制造工藝流程主要包括臨時(shí)鍵合、形成TSV、RDL布線以及形成錫球。通過(guò)Bosch刻蝕工藝獲得目標(biāo)TSV 以形成電性互連，優(yōu)化PECVD 工藝使得氧化層覆蓋率達(dá)到一定標(biāo)準(zhǔn)，從而避免氧化層沉積缺陷引起的漏電問(wèn)題。干膜填孔技術(shù)進(jìn)一步改善了晶圓表面平整度，起到保護(hù)晶圓表面的作用；通過(guò)光刻、電鍍等工藝形成RDL多層線路并形成錫球用于電性號(hào)輸出。最后通過(guò)激光解鍵合技術(shù)將玻璃解離切割后得到eSinC成品。

3.3 2.5D封裝技術(shù)

2.5D 封裝是一種介于2D 封裝和3D 封裝之間的先進(jìn)封裝技術(shù)，通過(guò)帶有TSV 垂直互連通孔的轉(zhuǎn)接板，將若干個(gè)通過(guò)微凸點(diǎn)鍵合在轉(zhuǎn)接板上的芯片與封裝基板間形成互連。同時(shí)，轉(zhuǎn)接板上的RDL也可實(shí)現(xiàn)芯片之間的互連。

2.5D封裝技術(shù)可實(shí)現(xiàn)ASIC和內(nèi)存芯片的異構(gòu)集成，多年來(lái)已在許多產(chǎn)品中得到應(yīng)用。2.5D 封裝的主要特點(diǎn)是有硅中介層，通過(guò)其中的TSV 連接異構(gòu)IC芯片（如GPU和HBM）和構(gòu)建基板。如圖14所示，芯片模塊由ASIC/ 邏輯模組、HBM、硅中介層、微銅柱、中介層背面銅柱、下填料和成型化合物組成。2.5D 封裝有多種工藝流程。對(duì)性能持續(xù)增強(qiáng)的需求需要更大的中介層面積，以便能夠與更多的ASIC 芯片和HBM結(jié)合。然而，當(dāng)中介層尺寸增加時(shí)，材料的CTE錯(cuò)配引起的芯片模塊翹曲不容易控制。業(yè)界已經(jīng)研究了其熱翹曲行為和相應(yīng)的解決方案，以提高在基板上黏貼大型模壓中介層的倒裝工藝的良率和可靠性。

在2.5D封裝中，采用TSV 有以下優(yōu)勢(shì)：1）能提供更短的電路連接，大幅提高信號(hào)的傳輸速度；2）能實(shí)現(xiàn)高密度、高深寬比連接，擁有更多的信號(hào)通道；3）能替代效率低下的引線鍵合方式，使信號(hào)傳輸速度更快、功耗更少，并保證傳遞功率的一致性；4）能使高密度堆疊成為可能，擁有更高的封裝密度，有效降低成本。

2012 年，基于TSV 和硅轉(zhuǎn)接板技術(shù)，臺(tái)積電開(kāi)發(fā)了名為“CoWoS”的2.5D 先進(jìn)封裝技術(shù)。其采用一種TSV/RDL中介系統(tǒng)，整個(gè)封裝由1塊無(wú)源硅中介層、TSV、RDL和沒(méi)有TSV的芯片組成。這塊包含TSV的無(wú)源硅中介層用于支持高性能、高密度、細(xì)間距芯片，其RDL用于芯片之間的橫向通信，如圖15所示。

圖16顯示了Altera/TSMC設(shè)計(jì)和制造的樣品。無(wú)源中介層中有45 μm 間距的二十多萬(wàn)個(gè)微凸點(diǎn)和至少0.4μm 間距的4層RDL（3個(gè)銅大馬士革層和1個(gè)鋁層）。CoWoS技術(shù)目前已經(jīng)大量應(yīng)用在CPU、GPU、AI加速器、FPGA等高端芯片封裝上[39]。

3.4 3D IC技術(shù)

3D 集成是將薄芯片與TSV 和微凸塊堆疊在一起，而3D硅集成是將薄晶圓/芯片單獨(dú)與TSV 堆疊，即無(wú)凸點(diǎn)鍵合。與3D IC集成相比，3D硅集成的優(yōu)點(diǎn)是：1）更好的電氣性能；2）更低的功耗；3）更小的尺寸；4）更輕的質(zhì)量；5）更高的產(chǎn)量。3D IC/硅集成最有力的支持者是1965 年諾貝爾物理學(xué)獎(jiǎng)得主理查德·費(fèi)曼。他在1985年的演講《未來(lái)的計(jì)算機(jī)器》中提到：計(jì)算能力的另一個(gè)改進(jìn)方向是使物理機(jī)器三維化，而不是全部放在芯片表面上。這可以分階段完成，而不是一次性完成———你可以有幾層，然后隨著時(shí)間的推移增加更多的層。

2018年底，英特爾宣布了一項(xiàng)名為Foveros的3D芯片堆疊技術(shù)。它利用大型硅載體來(lái)集成多個(gè)芯片，并且通過(guò)將有源器件集成到硅載體中而不同于無(wú)源硅中介層。SoC（例如CPU、GPU 和LPDDR4）被劃分并被分割成芯粒（Chiplet），例如CPU被分割成1 個(gè)大CPU 和4 個(gè)小CPU，如圖17 所示。這些芯粒通過(guò)CoW工藝面對(duì)面地堆疊在有源TSV 中介層上，芯粒與邏輯芯片的互連方式為微凸點(diǎn)，芯片與封裝基板之間的互連方式是C4 凸點(diǎn)，封裝基板與PCB 之間的互連方式是焊球，最終封裝形成PoP結(jié)構(gòu)。

圖18 顯示了臺(tái)積電的前端系統(tǒng)集成芯片（SoIC）技術(shù)以及傳統(tǒng)的3D集成芯片與倒裝芯片技術(shù)?？梢钥闯觯琒oIC 與3D IC 的關(guān)鍵區(qū)別在于SoIC是無(wú)凸點(diǎn)的，并且芯粒之間的互連是銅-銅混合鍵合。SoIC的組裝工藝可以是Wafer-on-Wafer （WoW）、CoW 或Chip-on-Chip（CoC）的混合鍵合。

SoIC芯片是垂直混合鍵合的，倒裝芯片是二維并排組裝的。SoIC技術(shù)具有比倒裝芯片技術(shù)更好的電氣性能，如圖18（b）所示。可以看出，采用SoIC技術(shù)的插入損耗幾乎為零，遠(yuǎn)小于采用倒裝芯片技術(shù)的插入損耗。圖18（c）顯示了不同封裝技術(shù)的凸點(diǎn)密度，如倒裝芯片、2.5D/3D IC、SoIC 和SoIC+等。可以看出，SoIC可以以極高的密度達(dá)到超細(xì)間距，且沒(méi)有來(lái)自細(xì)間距倒裝芯片組裝的可靠性問(wèn)題。

綜上所述，TSV 技術(shù)是芯片垂直堆疊互連的關(guān)鍵技術(shù)。此前，芯片之間的大多數(shù)連接都是水平的，TSV的誕生讓垂直堆疊多個(gè)芯片成為可能。TSV技術(shù)實(shí)現(xiàn)了硅通孔的垂直電氣互連，減小信號(hào)延遲，降低電容、電感，實(shí)現(xiàn)芯片的低功耗、高速通信，增加帶寬和實(shí)現(xiàn)器件集成的小型化。3D WLCSP、3D FO技術(shù)、2.5D封裝技術(shù)、3D IC 技術(shù)無(wú)一不是對(duì)TSV 技術(shù)運(yùn)用的升級(jí)與革新。

4 結(jié)束語(yǔ)

在后摩爾時(shí)代，隨著芯片制程工藝逐漸逼近物理尺寸極限，3D封裝正成為提升芯片集成度和性能的重要技術(shù)路線。硅通孔三維互連技術(shù)是實(shí)現(xiàn)3D 封裝的重要技術(shù)。本文報(bào)道了硅通孔三維互連技術(shù)的核心工藝以及基于TSV形成的眾多先進(jìn)封裝集成技術(shù)。形成TSV主要有Via-First、Via-Middle、Via-Last 3大技術(shù)路線。TSV 硅刻蝕、TSV 側(cè)壁鈍化、TSV 電鍍等工藝是TSV技術(shù)的核心，是決定TSV性能的關(guān)鍵。本文還介紹了TSV 技術(shù)在3D WLCSP、3D FO、2.5D 封裝和3DIC等先進(jìn)封裝領(lǐng)域的具體應(yīng)用。人工智能時(shí)代的到來(lái)對(duì)芯片封裝提出了更高的要求。TSV技術(shù)已成為人工智能、高性能計(jì)算及智能駕駛等領(lǐng)域飛速發(fā)展必不可少的重要基石。