最近在論壇里看到一則關于電源完整性的提問，網友質疑大家普遍對信號完整性很重視，但對于電源完整性的重視好像不夠，主要是因為，對于低頻應用，開關電源的設計更多靠的是經驗，或者功能級仿真來輔助即可，電源完整性分析好像幫不上大忙，而對于50M -100M以內的中低頻應用，開關電源中電容的設計，經驗法則在大多數情況下也是夠用的，甚至一些芯片公司提供的Excel表格型工具也能搞定這個頻段的問題，而對于100M以上的應用，基本就是IC的事情了，和板級沒太大關系了，所以電源完整性仿真，除非能做到芯片到芯片的解決方案，加上封裝以及芯片的模型，純粹做板級的仿真意義不大，真是這樣嗎？

其實電源完整性可做的事情還很多，下面就來了解了解吧。

信號完整性與電源完整性分析

信號完整性(SI)和電源完整性(PI)是兩種不同但領域相關的分析，涉及數字電路正確操作。在信號完整性中，重點是確保傳輸的1在接收器中看起來就像 1(對0同樣如此)。在電源完整性中，重點是確保為驅動器和接收器提供足夠的電流以發送和接收1和0。因此，電源完整性可能會被認為是信號完整性的一個組成部分。實際上，它們都是關于數字電路正確模擬操作的分析。

分析的必要性

如果計算資源是無限的，這些不同類型的分析可能不存在。整個電路將會被分析一次，而電路某一部分中的問題將會被識別并消除。但除了受實際上可仿真哪些事物的現實束縛之外，具有不同領域分析的優點在于，可成組解決特定問題，而無需歸類為“可能出錯的任何事物”。在信號完整性中，例如，重點是從發射器到接收器的鏈路。可僅為發射器和接收器以及中間的一切事物創建模型。這使得仿真信號完整性變得相當簡單。另一方面，要仿真電源完整性可能有點困難，因為“邊界”有點不太明確，且實際上對信號完整性領域中的項目具有一定的依賴性。

在信號完整性中，目標是消除關于信號質量、串擾和定時的問題。所有這些類型的分析都需要相同類型的模型。它們包括驅動器和接收器、芯片封裝及電路板互連(由走線及過孔、分立器件和/或連接器組成)的模型。驅動器和接收器模型包括關于緩沖器阻抗、翻轉率和電壓擺幅的信息。通常，IBIS 或 SPICE 模型用作緩沖器模型。這些模型與互連模型結合使用來運行仿真，從而確定接收器中的信號情況。

互連將主要包括行為類似于傳輸線的電路板走線。此類傳輸線具有阻抗、延遲和損耗特性。它們的特性決定了所連接的驅動器和接收器與彼此進行交互的方式。互連的電磁特性必須使用某種類型的場求解器進行求解，該場求解器通過可與信號完整性仿真器結合使用的電路元件或 S 參數模型來描述其特征。大多數走線均可建模為一個均勻的二維橫截面。該橫截面足以計算走線的阻抗特性。阻抗將會影響信號線上接收器中的波形形狀。最基本的信號完整性分析包括設置電路板疊層(包括適當的介電層厚度)，以及查找正確的走線寬度，以實現一定的走線目標阻抗。

與過孔相比，對走線進行建模會相對比較容易。當對較快的信號進行信號完整性分析時，適當的過孔建模就變得非常重要。通常，千兆位信號需要通過三維場求解器對模型特征進行適當地描述。幸運的是，這些信號往往是不同的，這使它們的影響相對局部化。穿過過孔的快速、單端信號與配電網絡(PDN)進行強有力地交互。從這些過孔返回的電流穿過附近的縫合孔、縫合電容器和/或平面對(組成PDN且需要建模以進行電源完整性分析的相同元器件)。

圖1：在走線橫截面、信號過孔和 PDN 上的能量傳播。

在電源完整性分析中，較高頻率的能量分布在整個傳輸平面上。這立即使此分析比基本信號完整性更復雜，因為能量將沿x和y方向移動，而不是僅沿傳輸線一個方向移動。在直流中，建模需要計算走線的串聯電阻、平面形狀和過孔相對較為簡單。但是對于高頻率，分析PDN的不同位置上電源與地面之間的阻抗需要復雜的計算。阻抗將根據電路板的位置(電容器的放置位置、安裝方式、類型及電容值)而異。高頻行為(如安裝電感和平面擴散電感)需要包括在建模中，以便生成準確的去耦分析結果。存在簡單版本的去耦分析(通常稱為集總分析)，在此分析中，會將PDN視為一個節點來計算其阻抗。這通常是可一次性成功的有效而快速的初步分析，可確保有足夠的電容器且它們具有正確的值。然后，運行分布式去耦分析可確保在電路板的不同位置滿足PDN的所有阻抗需求。

信號完整性仿真

信號完整性仿真重點分析有關高速信號的3個主要問題：信號質量、串擾和時序。對于信號質量，目標是獲取具有明確的邊緣，且沒有過度過沖和下沖的信號。通常，可以通過添加某種類型的端接以使驅動器的阻抗與傳輸線的阻抗相匹配來解決這些問題。對于多點分支總線，并非總能匹配阻抗，因此，需要將端接和拓撲的長度變化相結合來控制反射，使得它們不會對信號質量和時序產生不利影響。

圖2：使用信號完整性分析和設計空間探索消除信號質量和串擾問題。

可以運行這些相同的仿真，以確定信號經過電路板時的傳輸時間。電路板時序是系統時序的一個重要組成部分，并受線路長度、其在經過電路板時的傳播速度以及接收器中波形形狀的影響。由于波形的形狀確定了接收的信號穿越邏輯閾值的時間，因此，它對于時序來說是非常重要的。這些仿真通常會驅動走線長度約束的變化。

通常運行的另一個信號完整性仿真是串擾。這涉及多條相互耦合的傳輸線。隨著走線擠進密集的電路板設計，了解它們正在相互耦合多少能量對于消除因串擾產生的錯誤是非常重要的。這些仿真將推動走線之間的最小間距要求。

電源完整性仿真

在電源完整性分析中，主要仿真類型有直流壓降分析、去耦分析和噪聲分析。直流壓降分析包括對PCB上復雜走線和平面形狀的分析，可用于確定由于銅的電阻將損失多少電壓。此外，還可以使用直流壓降分析來確定高電流密度區域。實際上，可以使用熱仿真器對它們進行協同仿真，以查看熱效應。幸運的是，針對直流壓降問題的解決方案非常簡單：添加更多的金屬。這些額外金屬可能會采用更寬和/或更厚的走線和平面形狀、額外平面或額外過孔。

圖3：顯示PI/熱協同仿真中“熱點”的電流密度和溫度圖

上面簡要討論的去耦分析旨在確定和最大限度減少電路板不同IC位置上電源與地面之間的阻抗。去耦分析通常會驅動PDN中所用電容器的值、類型和數量的變化。因此，它需要包括寄生電感和電阻的電容器模型。它還會驅動電容器安裝方式的變化和/或電路板疊層的變化，以滿足低阻抗要求。

噪聲分析的類型可能會有所不同。它們可以包括圍繞電路板傳播的、來自IC電源管腳中的噪聲，可通過去耦電容器對其進行控制。通過噪聲分析，可以調查噪聲如何從一個過孔耦合到另一個過孔，可以對同步開關噪聲進行分析。在許多情況下，這種噪聲是由信號切換(從1到0及從0到1)引起的，因此它與信號完整性密切相關。但在所有情況下，這些電源完整性分析的最終目標是驅動PDN的變化：電源/地面平面對、走線、電容器和過孔。

表 1. 信號完整性和電源完整性之間的差異

PDN不僅充當為IC提供電流的手段，還用作信號的返回電流路徑。信號完整性與電源完整性之間的大量交叉發生在過孔中。對于穿過過孔的單端信號來說，PDN充當該信號的返回電流路徑。附近的過孔或電容器為返回電流提供路徑，以使其從一個平面移至下一個平面。因此，PDN實際上決定了該單端過孔的阻抗和延遲特性，并且對于更快的單端信號(如DDR3和DDR4)的精確建模來說是至關重要的。使用這一相同的SI/PI組合過孔模型，可以分析從一個過孔到下一個過孔的耦合，以及信號通過過孔到PDN的耦合。

同樣地，PDN對于最大限度減少可能由多個信號切換(通常稱為SSN)同時引起的噪聲來說是至關重要的。如果在IC電源管腳中的PDN阻抗太高，當所有驅動器同時切換時，它們的切換電流將產生電壓，而該電壓可在信號本身中觀察到。可通過利用去耦分析設計一個出色的低阻抗PDN來消除此問題。全面仿真此問題以查看對信號的影響，要求能夠同時執行信號完整性分析和電源完整性分析。驅動器的SPICE模型傳統上用于執行此類分析，但更新的IBIS模型也具有相應的基礎架構，以包括在查找信號完整性時的PDN影響。

信號完整性和電源完整性的分析對于成功的高速數字設計來說是至關重要的。它們為需要進行哪些設計更改提供了有價值的見解。此外，隨著建模方法和計算能力的改善，如果能夠同時仿真這兩種類型的完整性，則會清楚地了解電路的實際行為、設計中真正存在的利潤以及它們如何實現最佳可能性能。

電源完整性設計的幾點考慮因素

1、電源系統噪聲余量分析

絕大多數芯片都會給出一個正常工作的電壓范圍，這個值通常是±5%。老式的穩壓芯片的輸出電壓精度通常是±2.5%，因此電源噪聲的峰值幅度不應超過±2.5%。精度是有條件的，包括負載情況，工作溫度等限制，因此要有余量。

電源噪聲余量計算

比如芯片正常工作電壓范圍為3.13V到3.47V之間，穩壓芯片標稱輸出3.3V。安裝到電路板上后，穩壓芯片輸出3.36V。那么容許電壓變化范圍為3.47-3.36=0.11V=110mV。穩壓芯片輸出精度±1%，即±3.363*1%=±33.6mV。電源噪聲余量為110-33.6=76.4mV。

2、電源噪聲是如何產生

第一，穩壓電源芯片本身的輸出并不是恒定的，會有一定的波紋。

第二，穩壓電源無法實時響應負載對于電流需求的快速變化。穩壓電源芯片通過感知其輸出電壓的變化，調整其輸出電流，從而把輸出電壓調整回額定輸出值。

第三，負載瞬態電流在電源路徑阻抗和地路徑阻抗上產生的壓降，引腳及焊盤本身也會有寄生電感存在，瞬態電流流經此路徑必然產生壓降，因此負載芯片電源引腳處的電壓會隨著瞬態電流的變化而波動，這就是阻抗產生的電源噪聲。

3、電容退耦的兩種解釋

采用電容退耦是解決電源噪聲問題的主要方法。這種方法對提高瞬態電流的響應速度， 降低電源分配系統的阻抗都非常有效。

3.1 從儲能的角度來說明電容退耦原理

在制作電路板時， 通常會在負載芯片周圍放置很多電容， 這些電容就起到電源退耦作用。其原理可用圖 1 說明。

當負載電流不變時，其電流由穩壓電源部分提供，即圖中的I0，方向如圖所示。此時電容兩端電壓與負載兩端電壓一致，電流Ic為0，電容兩端存儲相當數量的電荷，其電荷數量和電容量有關。當負載瞬態電流發生變化時，由于負載芯片內部晶體管電平轉換速度極快，必須在極短的時間內為負載芯片提供足夠的電流。但是穩壓電源無法很快響應負載電流的變化，因此，電流I0不會馬上滿足負載瞬態電流要求，因此負載芯片電壓會降低。但是由于電容電壓與負載電壓相同，因此電容兩端存在電壓變化。對于電容來說電壓變化必然產生電流，此時電容對負載放電，電流Ic不再為0，為負載芯片提供電流。只要電容量C足夠大，只需很小的電壓變化，電容就可以提供足夠大的電流，滿足負載態電流的要求。

相當于電容預先存儲了一部分電能，在負載需要的時候釋放出來，即電容是儲能元件。儲能電容的存在使負載消耗的能量得到快速補充，因此保證了負載兩端電壓不至于有太大變化，此時電容擔負的是局部電源的角色。

從儲能的角度來理解電源退耦，非常直觀易懂，但是對電路設計幫助不大。從阻抗的角 度理解電容退耦，能讓我們設計電路時有章可循。實際上，在決定電源分配系統的去耦電容 的時候，用的就是阻抗的概念。

3.2 從阻抗的角度來理解退耦原理

將圖 1 中的負載芯片拿掉，如圖 2 所示。從 AB 兩點向左看過去，穩壓電源以及電容退耦系統一起，可以看成一個復合的電源系統。這個電源系統的特點是：不論 AB 兩點間 負載瞬態電流如何變化，都能保證 AB 兩點間的電壓保持基本穩定，即 AB 兩點間電壓變 化很小。

我們可以用一個等效電源模型表示上面這個復合的電源系統，如圖 3

對于這個電路可寫出如下等式：

我們的最終設計目標是，不論 AB 兩點間負載瞬態電流如何變化，都要保持 AB 兩點 間電壓變化范圍很小，根據上面公式，這個要求等效于電源系統的阻抗 Z 要足夠低。在圖 2 中，我們是通過去耦電容來達到這一要求的，因此從等效的角度出發，可以說去耦電容降低 了電源系統的阻抗。另一方面，從電路原理的角度來說，可得到同樣結論。電容對于交流信 號呈現低阻抗特性，因此加入電容，實際上也確實降低了電源系統的交流阻抗（1/jwc）。

從阻抗的角度理解電容退耦，可以給我們設計電源分配系統帶來極大的方便。實際上， 電源分配系統設計的最根本的原則就是使阻抗最小。 最有效的設計方法就是在這個原則指 導下產生的。

4、實際電容的特性

正確使用電容進行電源退耦，必須了解實際電容的頻率特性。理想電容器在實際中是不存在的，這就是為什么常聽到“電容不僅僅是電容”的原因。

實際的電容器總會存在一些寄生參數，這些寄生參數在低頻時表現不明顯，但是高頻情 況下，其重要性可能會超過容值本身。圖 4 是實際電容器的 SPICE 模型，圖中，ESR 代表 等效串聯電阻，ESL 代表等效串聯電感或寄生電感，C 為理想電容。

等效串聯電感（寄生電感）無法消除，只要存在引線，就會有寄生電感。這從磁場能量變化的角度可以很容易理解，電流發生變化時，磁場能量發生變化，但是不可能發生能量躍變，表現出電感特性。寄生電感會延緩電容電流的變化，電感越大，電容充放電阻抗就越大，反應時間就越長。

自諧振頻率點是區分電容是容性還是感性的分界點，高于諧振頻率時，“電容不再是電容”，因此退耦作用將下降。

電容的等效串聯電感和生產工藝和封裝尺寸有關，通常小封裝的電容等效串聯電感更低，寬體封裝的電容比窄體封裝的電容有更低的等效串聯電感。

在電路板上會放置一些大的電容，通常是坦電容或電解電容。這類電容有很低的ESL，但是ESR很高，因此Q值很低，具有很寬的有效頻率范圍，非常適合板級電源濾波。

電路的品質因數越高，電感或電容上的電壓比外加電壓越高。Q值越高在一定的頻偏下電流下降得越快，其諧振曲線越尖銳。也就是說電路的選擇性是由電路的品質因素Q所決定的，Q值越高選擇性越好。

5、局部去耦設計方法

為保證邏輯電路能正常工作，表征電路邏輯狀態的電平值必須落在一定范圍內。比如對于3.3V邏輯，高電平大于2V為邏輯1，低電平小于0.8V為邏輯0。

把電容緊鄰器件放置，跨接在電源引腳和地引腳之間。正常時，電容充電，存儲一部分電荷。這樣電路轉換所需的瞬態電流不必再由VCC提供，電容相當于局部小電源。因此電源端和地端的寄生電感被旁路掉了，寄生電感在這一瞬間沒有電流流過，因而也不存在感應電壓。通常是兩個或多個電容并聯放置，減小電容本身的串聯電感，進而減小電容充放電回路的阻抗。

注意：電容的擺放、安裝距離、安裝方法、電容選擇