Altium Designer 24.10.1

發(fā)布時間：2024年10月10日

Altium Designer 24.10.1離線包

15天免費(fèi)試用 Altium Designer

原理圖輸入改進(jìn)

支持正常模式下的空子部件

改進(jìn)了單部件/多部件符號的處理功能，并將適用于Alternate顯示模式的相同特性和功能擴(kuò)展至Normal顯示模式。例如，現(xiàn)在可以在Normal顯示模式下以單個符號表示元件，而在其Alternate模式下則以兩個符號表示，如下圖所示。

如果一個多部件元件僅在一個子部件中定義了基元，則當(dāng)該子部件被放置在原理圖圖紙上時，無論當(dāng)前處于何種顯示模式下以及無論哪些子部件包含基元（無論是否包含第一個子部件），其位號標(biāo)識符后綴均將被隱藏。

如果多部件元件在其視圖模式（Normal或Alternate模式）下包含空子部件，則在放置過程中這些子部件將被忽略。

如果一個元件包含沒有基元的子部件，且這些子部件未被放置在原理圖上，則在進(jìn)行設(shè)計確認(rèn)時無論處于何種顯示模式下，元件違規(guī)中均不會出現(xiàn)任何Unused子部件。

此外，現(xiàn)在還可以將部件或顯示模式更改為不含任何基元的模式。當(dāng)選定空子部件或顯示模式時，Properties面板上的相應(yīng)入口旁邊即會顯示一個警告圖標(biāo)。

如需了解更多信息，請參閱 Searching for & Placing Components頁面。

PCB改進(jìn) Wire Bonding（開放測試階段）

在本次發(fā)布中，添加了對使用Wire Bonding和板上芯片（CoB）技術(shù)開展混合電路板設(shè)計的支持。可通過此功能，使用定義的Die Pads（對應(yīng)于原理圖符號的引腳）創(chuàng)建元件。在將其放置到原理圖上并（通過ECO）與PCB同步后，即可使用Bond Wires將其連接到主電路板的常規(guī)焊盤（或任何銅層）上。當(dāng)連接到常規(guī)焊盤上時，該焊盤將類似于Bond Finger焊盤。 可以使用作為元件封裝組成部分定義的die焊盤、bond finger焊盤和bond wires，定義一個完整的簡單封裝。

支持在使用預(yù)定義Die 元件層對（Top Die / Bottom Die）時，添加Die焊盤。請注意，當(dāng)將一個Die焊盤放置在擠壓3D體（和 Top Die / Bottom Die層）上時，其將被自動放置在該3D體的Overall Height上。

放置（Die焊盤與bond finger焊盤之間，Die焊盤與Die焊盤之間的）bond wires時，可使用預(yù)定義的Wire Bonding元件層對（Top Wire Bonding / Bottom Wire Bonding）。請使用Place ? Bond Wire命令或者在Active Bar上，放置bond wire。請使用Properties面板Profile區(qū)域中的字段，指定bond wire的Loop Height和Diameter的期望值，以及Die Bond Type （Ball或Wedge）。

可以將連接bond wires的常規(guī)焊盤（bond finger焊盤），與bond wires對齊。為此，請選定bond wires和與之連接的bond finger焊盤，右鍵單擊選定內(nèi)容，然后從右鍵單擊菜單中選擇Pad Actions ? Align Bond Finger with Bond Wire命令。

在二維和三維視圖中具有wire bonding功能的封裝示例。

當(dāng)使用Chip-on-Board法時，還可以手動放置bond wire，以將芯片的die焊盤連接到主電路板的任何銅層上。Bond wire將繼承其源die焊盤的網(wǎng)絡(luò)。既可以從同一個die焊盤上引出多條Bond wire，亦可以在主電路板的同一銅層上結(jié)束多條Bond wire。

具有wire bonding功能的PCB示例。

在Routing類別中，添加了一條支持wire bonding的新Wire Bonding 設(shè)計規(guī)則，當(dāng)從PCB和PCB Rules and Constraints Editor對話框中進(jìn)行訪問時（使用先前方法進(jìn)行設(shè)計規(guī)則定義和管理時），可以在Constraint Manager的 All Rules視圖中定義該規(guī)則。可以根據(jù)該規(guī)則，針對相鄰bond wires之間的允許距離（Wire To Wire）、 Min和Max Wire Length以及Bond Finger Margin——即，bond wires與其所連接的bond finger焊盤邊緣之間的距離/填充，進(jìn)行約束定義。批量DRC支持Wire Bonding設(shè)計規(guī)則。電氣規(guī)則檢查（Un-Routed Net和Short Circuit）同樣支持Wire Bonding。

對于制造文檔，Draftsman支持在其常規(guī)電路板裝配視圖（用于主Chip-on-Board法）和 元件視圖（用于已在封裝內(nèi)完整定義wire bonding‘封裝’的情形）中進(jìn)行wire bonding。在生成常規(guī)PCB打印時，還支持wire bonding信息。 能夠（以CSV格式）生成一份提供 die 焊盤和bond finger焊盤信息的 wire bonding表報告。請使用輸出作業(yè)文件Assembly Outputs區(qū)域的Wire Bonding Table Report輸出，添加該類型的新輸出，或者從PCB編輯器的主菜單中選定File ? Assembly Outputs ? Wire Bonding Table Report命令來生成該報告。

此功能處于Open Beta階段，且僅在Advanced Settings對話框中啟用了PCB.Wirebonding選項時可用。 如需了解更多信息，請參閱Wire Bonding 頁面。

差分對相位匹配（開放測試階段）

本次發(fā)布包括在進(jìn)行差分對長度自動調(diào)整時，啟用差分對兩側(cè)之間的相位匹配的功能。 為了根據(jù)相關(guān)Matched Lengths約束在所需差分對兩側(cè)之間實施相位匹配，并選定Within Differential Pair Length選項，請選定這些差分對的基元，然后從主菜單中選擇Route ? Automatic Length Tuning命令。在打開的Auto Tuning Process對話框中，打開一個新的Sawtooth選項卡，然后根據(jù)需要配置鋸齒模式參數(shù)。在該對話框中單擊OK鍵后，鋸齒調(diào)整模式將被添加到差分對兩側(cè)，以均衡其長度。

此功能處于Open Beta階段，且僅在Advanced Settings對話框中啟用了PCB.TraceTuning.PhaseTuning選項時可用。 如需了解更多信息，請參閱Length Tuning頁面。

差分對動態(tài)相位匹配（開放測試階段）

本次發(fā)布提供了針對差分對動態(tài)相位匹配的支持，以確保順利進(jìn)行高速PCB設(shè)計。為了能夠以最高效率進(jìn)行差分信號傳輸，需要進(jìn)行差分對靜態(tài)相位匹配（均衡差分對兩側(cè)的長度）和動態(tài)相位匹配（沿著差分對的整個長度進(jìn)行相位匹配）。

實施新的動態(tài)相位匹配約束和相位補(bǔ)償自動調(diào)整后，即可避免耗時的相位失配檢測和消除。 擴(kuò)展后，Matched Length設(shè)計規(guī)則具備了指定動態(tài)相位匹配約束的功能。選定Within Differential Pair Length選項后，即會出現(xiàn)一個新的Dynamic Phase Matching復(fù)選框。可以在啟用該復(fù)選框后，定義以下約束：

Dynamic Phase Tolerance / Dynamic Phase Delay Tolerance – 即，差分對內(nèi)線路之間的允許相位失配程度，超過該失配程度即需進(jìn)行補(bǔ)償。

Matching Distance – 超出公差后必須進(jìn)行補(bǔ)償?shù)木嚯x。

在規(guī)則中選定Length Units或Delay Units后，即可以毫米或皮秒為單位對上述約束進(jìn)行定義。 Constraint Manager的All Rules視圖（從PCB中進(jìn)行訪問）和PCB Rules and Constraints Editor 對話框（使用先前方法進(jìn)行設(shè)計規(guī)則定義和管理時）均支持此項增強(qiáng)規(guī)則。

在Constraint Manager中配置的動態(tài)相位匹配約束

在PCB Rules and Constraints Editor對話框中配置的動態(tài)相位匹配約束

將在設(shè)計區(qū)內(nèi)的相應(yīng)導(dǎo)線上，以陰影模式標(biāo)記檢測到的規(guī)則違規(guī)（陰影將從檢測到的相位失配點——即超出定義公差處開始）。

可以使用Automatic Length Tuning工具，消除動態(tài)相位匹配的違規(guī)。選定所需差分對（差分對的任何線路），然后從主菜單中選擇Route ? Automatic Length Tuning命令。在打開的Auto Tuning Process對話框的Sawtooth選項卡上，根據(jù)需要設(shè)置相位匹配參數(shù)，然后單擊OK鍵，以添加進(jìn)行差分對動態(tài)相位匹配所需的鋸齒模式。請注意，需要考慮已布線差分對兩端焊盤的電氣類型，因此如果指定了源/負(fù)載，則需要通過沿著差分對向適當(dāng)?shù)姆较蛞苿觼磉M(jìn)行調(diào)整。

此功能處于Open Beta階段，且僅在Advanced Settings對話框中啟用了PCB.Rules.DiffpairPhaseMatching選項時可用。 如需了解更多信息，請參閱High Speed Rule Types頁面。

布線拓?fù)浣Y(jié)構(gòu)DRC支持（開放測試階段）

現(xiàn)在可以在Batch DRC過程中，檢查使用From-Tos定義的自定義拓?fù)浣Y(jié)構(gòu)的實現(xiàn)情況。請在Design Rule Checker對話框（Tools ? Design Rule Check）中，啟用Routing Topology設(shè)計規(guī)則類型的Batch選項，以進(jìn)行違規(guī)檢測。

如果From-To的焊盤之間存在電氣連接，且最短路徑中包含該網(wǎng)絡(luò)的至少一個其他焊盤，則會檢測到違規(guī)。

在三個焊盤之間創(chuàng)建兩個From-Tos – 即，焊盤1與焊盤2之間以及焊盤2與焊盤3之間

根據(jù)From-Tos的配置創(chuàng)建布線 - 焊盤1與焊盤2之間以及焊盤2與焊盤3之間均進(jìn)行了布線。未檢測到涉及Routing Topology規(guī)則的任何違規(guī)。

以T型分支方式創(chuàng)建布線。根據(jù)From-To的配置，路徑中不存在任何額外焊盤，因此不會檢測到涉及Routing Topology規(guī)則的任何違規(guī)。

在焊盤1與焊盤3之間以及焊盤2與焊盤3創(chuàng)建布線。該布線不會與From-To配置進(jìn)行匹配，因為在焊盤1與焊盤2之間的路徑上存在一個額外焊盤3，因此會在焊盤1與焊盤2之間的From-To上檢測一條到涉及Routing Topology規(guī)則的違規(guī)。

對于包含大量焊盤（超過20個）或基元（超過1024個）的網(wǎng)絡(luò)，不會檢測到違規(guī)。 此功能處于Open Beta階段，且僅在Advanced Settings對話框中啟用了PCB.Rules.CheckRoutingTopology選項時可用。 如需了解更多信息，請參閱Understanding Connectivity on Your PCB 頁面。

PCB CoDesign改進(jìn) 顯示存在沖突的基元名稱

當(dāng)檢測到組對象的基元之間存在沖突時，現(xiàn)在會在PCB CoDesign面板的沖突列表中顯示這些基元的名稱。如下圖所示，將在基元屬性之前顯示組對象（元件焊盤）內(nèi)存在沖突的基元名稱。

如需了解更多信息，請參閱PCB CoDesign 頁面。

合并對象屬性

當(dāng)從兩側(cè)更改相同對象屬性且屬性值內(nèi)不存在沖突時，這些更改將不再產(chǎn)生沖突，并且可以進(jìn)行合并，從而顯著減少對象沖突數(shù)量。

此處顯示了PCB文檔基礎(chǔ)版本中元件J4的PCB面積和屬性。

在PCB的遠(yuǎn)程版本中，更新了J4的3D體透明度和焊盤編號。

在PCB的本地工作副本中，以與遠(yuǎn)程版本相同的方式更新了J4的焊盤編號。

使用PCB CoDesigner面板進(jìn)行比較后，J4中的更改不會引起沖突。這些更改可以合并到PCB的本地副本中。

如需了解更多信息，請參閱PCB CoDesign頁面。

約束管理器改進(jìn) 遷移至Constraint Manager的功能（開放測試階段）

本次發(fā)布中包括從PCB Rules and Constraints Editor對話框一次性單向遷移到Constraint Manager的功能。 請使用PCB和原理圖編輯器主菜單中的Design ? Migrate Project to Constraint Manager Flow命令。此時將打開Migration Required對話框，提示即將進(jìn)行遷移，且在單擊該按鈕后將無法撤消遷移。PCB設(shè)計規(guī)則和原理圖指令均將轉(zhuǎn)移到Constraint Manager中的相應(yīng)約束中。順利完成遷移后，將（在進(jìn)行遷移時編輯器處于活動狀態(tài)的上下文中）打開Constraint Manager。


如果在PCB Rules and Constraints Editor對話框中尚不存在具有默認(rèn)范圍的設(shè)計規(guī)則（例如，不存在范圍為All的Width規(guī)則），則將在進(jìn)行遷移時在Constraint Manager中創(chuàng)建該規(guī)則。 此功能處于Open Beta階段，且僅在Advanced Settings對話框中啟用了ConstraintManager.ProjectMigrationWizard選項時可用。 如需了解更多信息，請參閱Defining Design Requirements Using the Constraint Manager頁面。


指令改進(jìn)

添加、更新和刪除已導(dǎo)入指令的約束 對于已導(dǎo)入指令，現(xiàn)在可以使用Properties面板為其添加、更新和刪除約束。

如需在Constraint Manager中對數(shù)據(jù)進(jìn)行更改，請在從原理圖側(cè)進(jìn)行訪問時，單擊Constraint Manager右上角的按鈕。 如需了解更多信息，請參閱Defining Design Requirements Using the Constraint Manager頁面。

ECO內(nèi)的差異警告

如果在通過制定ECO將更改從原理圖傳遞到PCB時，原理圖上存在先前未導(dǎo)入的指令，則會顯示警告。

如需了解更多信息，請參閱Defining Design Requirements Using the Constraint Manager頁面。

線束設(shè)計改進(jìn)

導(dǎo)線的自動分組


對于Bulkhead Connector（具有最多型腔的連接器），將針對線束制造文檔（*.HarDwf）內(nèi)的接線列表進(jìn)行自動分組，以確保在From列中正確分組其所有型腔。

在此設(shè)計中，由于元件MAIN CONTROLLER具有最多型腔，因此其被視為Bulkhead Connector。

在制造圖中，MAIN CONTROLLER的所有型腔均將在From列中進(jìn)行分組。

平臺改進(jìn) 線束和多板設(shè)計的僅供查看模式（開放測試階段）

針對Harness和Multi-board項目及其相關(guān)文檔，引入了僅供查看模式。將其引入后，現(xiàn)在可以查看和探索以前可能無法訪問的功能，并與處理上述類型項目的同事進(jìn)行協(xié)作。 在僅供查看模式下，不得對項目和文檔進(jìn)行更新，亦不得對其進(jìn)行訪問。當(dāng)在僅供查看模式下打開某個項目時，Projects面板將顯示View Only，如下圖所示。

Multi-board項目的僅供查看模式示例。該項目將在Open Project對話框和Projects面板中被標(biāo)記為View Only。

當(dāng)打開項目的源文檔時（如此處Multi-board原理圖文檔所示），其同樣會被標(biāo)記為View Only，因此該文檔無法進(jìn)行修改。

盡管您無法修改任何內(nèi)容，但可以生成PDF等源文檔輸出以及來自關(guān)聯(lián)OutJobs的已定義輸出。

此功能處于Open Beta階段，且僅在Advanced Settings對話框中啟用了System.ViewOnlyMode.Support選項時可用。 如需了解更多信息，請參閱Designing with Multiple PCBs和Harness Design 頁面。


數(shù)據(jù)管理改進(jìn) 要求管理（開放測試階段）

本次發(fā)布中針對存儲在連接的Altium 365 Workspace中的PCB設(shè)計項目，提供了通過Requirements and Systems Portal處理已定義系統(tǒng)要求的功能。后者是一種高級工程管理應(yīng)用程序，用于在系統(tǒng)設(shè)計開發(fā)階段確保規(guī)格和性能的合規(guī)性。

當(dāng)針對Altium 365 Workspace啟用時，Requirements and Systems Portal將通過交換設(shè)計數(shù)據(jù)和正式的Requirement實例，與PCB設(shè)計項目進(jìn)行集成。可以將在Requirements and Systems Portal中創(chuàng)建的系統(tǒng)要求，作為活動實例放置在設(shè)計文檔中，然后作為任務(wù)進(jìn)行引用，并最終將其標(biāo)記為已驗證狀態(tài)，以確認(rèn)該要求的合規(guī)性。


在Altium Designer中，將通過Requirements 面板進(jìn)行要求管理。可以將已放置的要求，實時提供給對文檔擁有共享訪問權(quán)限的合作用戶，并將其保存到獨(dú)立于項目的Workspace，而不以任何方式更改其組成文檔。

此功能處于Open Beta階段，且僅在Advanced Settings對話框中啟用了EDMS.Requirements選項時可用。

如需了解更多信息，請參閱Working with Requirements頁面。

從本地模板中更改項目參數(shù)的功能

在使用Create Project對話框（File ? New ? Project）創(chuàng)建新項目時，現(xiàn)在可以更改或刪除選定的本地項目模板的參數(shù)（名稱和/或值）。

如需了解更多信息，請參閱Creating Projects and Documents頁面。

SI Analyzer by Keysight（開放測試階段）

越來越多的現(xiàn)代電子設(shè)備采用了高速PCB設(shè)計，而信號速度亦隨著技術(shù)的發(fā)展而不斷提升（DDR6為17 GHz，而QSFP++則為400 Gbps）。因此，確保信號完整性（SI）成為高速設(shè)計中的一個關(guān)鍵步驟。如果無法滿足接口開發(fā)人員的要求，則很可能會在后續(xù)設(shè)計階段引起制造和性能問題。

為了向PCB設(shè)計人員提供信號完整性分析工具，我們現(xiàn)在推出了一種新的解決方案 – SI Analyzer by Keysight。Keysight SI Analyzer將作為軟件擴(kuò)展提供，并且可以直接在Altium Designer環(huán)境中使用，以確保能夠在完成布局后針對最重要的高速設(shè)計參數(shù)進(jìn)行一系列的SI檢查：

Impedance

Delay

Insertion Losses (IL)

Return Losses (RL)

此功能處于Open Beta階段，且僅在安裝了SI Analyzer by Keysight擴(kuò)展時可用。只要持有有效的Altium Designer許可證，即可創(chuàng)建新的分析文檔，添加/配置網(wǎng)絡(luò)以進(jìn)行分析，以及查看現(xiàn)有SI分析結(jié)果和生成SI分析報告。如需進(jìn)行新的SI分析，則需要獲取有效的Signal Analyzer by Keysight許可證。如果在運(yùn)行新的SI分析時尚未獲取Signal Analyzer by Keysight許可證，則可以使用打開的對話框申請14天免費(fèi)試用。 如需了解更多信息，請參閱SI Analyzer by Keysight頁面。

Altium Designer 24.10中完全公開的功能

以下功能現(xiàn)已在本次發(fā)布中正式公開：

焊盤孔間距檢查改進(jìn) – 自24.1版開始提供

封裝鏡像阻止 – 自24.5版開始提供

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