本文翻譯轉載于：Cadence blog

作者：Paul Graykowski

混合信號設計在半導體設計飛速發展的過程中發揮著關鍵作用?；旌闲盘栐O計將模擬與數字電路無縫集成至一個 SoC 上，為用戶提供了顯著的性能、尺寸和能效優勢。

從廣義上講，混合信號集成電路是指結合了模擬與數字功能的集成電路（IC），不僅指這些域之間的接口，還指同時包含模擬和數字功能的組件的集成電路。它的應用范圍涵蓋了電源管理系統、用戶接口（如觸覺反饋），以及手機、筆記本電腦充電器、游戲控制器和 GPS 系統中找到的射頻應用。

合二為一

模擬系統和數字系統屬于不同的開發領域，開發工具和方法論也各不相同。數字設計工程師使用 Verilog、SystemVerilog 和 VHDL 等硬件描述語言（HDLs），以及數字邏輯仿真器和硬件仿真器進行創建和驗證他們的設計。而模擬設計工程師則使用 SPICE 或 FastSPICE 等專業仿真器來分析和驗證模擬組件。盡管數字設計工程師和模擬設計工程師都是專業人士，但他們都對對方領域的技術了解有限，如建模語言、仿真器和仿真技術。

混合信號設計旨在將這兩個獨立系統集成為一個 SoC 上的整體。要實現這一目標，就必須進行全面的系統驗證，以確保系統功能正常。

設計驗證

數字驗證（DV）工程師通常使用以下先進工具和方法進行設計驗證，其中包括通用驗證方法學（UVM）、SystemVerilog 斷言（SVA）、統一電源格式（UPF）和度量驅動驗證（MDV）。這些工具和方法助力 DV 工程師生成測試激勵、評估覆蓋率、調試設計并無縫地運行回歸測試。

然而，如何將這些技術擴展應用于模擬領域，以實現全面驗證呢？雖然可以通過連接模擬與數字仿真器來進行模擬混合信號（AMS）仿真，但大量的進程間通信會大幅降低仿真運行速度，使其比純數字驗證慢很多。因此，AMS 仿真不總是適用于執行回歸測試和 MDV 流程等任務。

驗證的局限性

DV 工程師采用的傳統解決方案是創建簡單的存根模型（stub model）來隔離任何模擬和混合信號單元的數字部分，而不是運行 AMS 仿真。

借助存根模型，工程師可專注于數字部分的一維驗證。然而，模擬工程師與數字工程師關于模擬-數字接口方面的看法分歧可能導致一些可以避免的工作失誤，進而導致設計失敗或代價高昂的硅片返工。此類工作失誤包括引腳連接錯誤、極性反轉、總線排序不當以及電源域連接錯誤。

實數建模（RNM）解決方案

實數建模借鑒了模擬和數字仿真領域的理念。最重要的是，實數模型使用 DV 工程師熟悉的語言，例如 SV-RNMs 中使用的 SystemVerilog 語言。如下圖 1 所示，該模型可使 DV 工程師使用邏輯仿真器和硬件仿真器進行數字混合信號（DMS）驗證。

圖 1：混合信號仿真的模型和仿真精度 vs. 性能與容量

DV 工程師可利用 RNMs 能夠創建處理多于二態的模型，這些模型可以使用復雜的數學公式和實數值（如 3.142 或 16.893）。例如，DV 工程師可設計一個簡化的 RNM，即模擬數字轉換器。通過使用 RNM，工程師可以避免模擬電路中的許多復雜難題，只需專注于實數輸入和整數輸出即可。

此外，通過用 SystemVerilog 實現 RNM，DV 工程師可以利用熟悉的語言對混合信號接口進行細致和精確的建模，這不僅能提高驗證流程的效率和精度、彌合模擬與數字領域之間的鴻溝，還使得在混合信號場景下應用 UVM 和功能覆蓋成為可能。

值得注意的是，RNM 的應用范圍十分廣泛，不僅能用于電路模型，還能用于旋轉和振動檢測傳感器，以及激光與光子處理器之間的的接口建模。

EEnet

在多數情況下，DV 工程師通常希望提高具體模擬和混合信號功能仿真的逼真程度。Cadence 的 Xcelium 與 Xcelium Mixed-Signal App 結合，可提供一個定制的參數化 RNMs EEnet 庫，其中包含電阻、電感器、電容器、二極管、晶體管及運算放大器等 RNMs。DV 工程師可借助這些工具在 SystemVerilog 中精確構建模擬電路模型。事實證明，EEnet 模型可以實現高達 5 倍的運行效率，而且與 SPICE 模型相比，在精確度方面與后者只有 0.5% 的差距。

圖 2：EEnet 模塊

結論

RNMs 可以通過 DMS 仿真或硬件仿真簡化數字領域的驗證流程，使驗證速度遠超過 AMS 驗證。同樣值得注意的是，DV 工程師使用的所有標準工具和技術，如 UVM、SVA、UPF 和 MDV，均能夠兼容應對設計中的模擬和混合信號問題。

總之，RNMs 可使 DV 工程師利用熟悉領域中的現有資源進行高效而全面的混合信號驗證。