精品国产人成在线_亚洲高清无码在线观看_国产在线视频国产永久2021_国产AV综合第一页一个的一区免费影院黑人_最近中文字幕MV高清在线视频

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

Vivado將模塊封裝為IP的方法介紹

Hx ? 作者:工程師陳翠 ? 2018-06-26 11:33 ? 次閱讀

在給別人用自己的工程時可以封裝IP,Vivado用封裝IP的工具,可以得到像xilinx的ip一樣的可以配置參數的IP核,但是用其他工程調用后發現還是能看到源文件,如何將工程源文件加密,暫時沒有找到方法,如果知道還請賜教。而直接用.edif網表文件作為ip的方法如下:

1、建立工程設置頂層模塊

將需要封裝的模塊設置為頂層模塊。(shift_bus模塊)

2、綜合待封裝模塊

vivado綜合時會默認將輸入輸出端口添加buffer緩存,而封裝的模塊大多都是用在一個大的模塊的內部,綜合不能添加iobuf,在ISE的綜合選項中有-iobuf選項而在Vivado中該選項是隱藏的,可以在綜合設置窗口的Options下面最后一項 More Options一欄寫入“-no_iobuf”,然后綜合即可。

3、生成.edif網表文件

打開綜合后的設計:在Flow Navigator中點擊“Open Synthesis Deisgn”
在TCL Console中輸入:“write_edif /path/xx.edif” 。特別注意:路徑分隔字符為“/”(得到的網表文件為shift_bus.edif)

4、建立wrapper

建立一個與待封裝模塊同名的.v文件,該文件只描述該模塊的接口。(shift_bus.v)

5、調用

將shift_bus.v和shift_bus.edif文件添加到需要調用的工程中,然后直接對shift_bus模塊進行例化即可。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • IP
    IP
    +關注

    關注

    5

    文章

    1647

    瀏覽量

    149327
  • Vivado
    +關注

    關注

    19

    文章

    808

    瀏覽量

    66321
收藏 人收藏

    評論

    相關推薦

    vivadoip核的工程封裝

    請教一下,vivado怎么把帶ip核的工程進行封裝,保證代碼不可見,可以通過端口調用。我嘗試了以下方法,ippackage,如果要在另一個程序里調用,也要提供源代碼;另一個
    發表于 07-14 09:18

    基于 FPGA vivado 2017.2 的74系列IP封裝

    基于 FPGA vivado 2017.2 的74系列IP封裝實驗指導一、實驗目的掌握封裝IP的兩種方式:GUI方式以及Tcl方式二、實驗內
    發表于 12-20 10:23

    Vivado IP核鎖定的解決辦法分享

      發生IP核鎖定,一般是Vivado版本不同導致的,下面介紹幾種方法:    1 常用的方法  1)生成
    發表于 01-08 17:12

    Xilinx Vivado的使用詳細介紹(3):使用IP

    IP核(IP Core) Vivado中有很多IP核可以直接使用,例如數學運算(乘法器、除法器、浮點運算器等)、信號處理(FFT、DFT、DDS等)。
    發表于 02-08 13:08 ?2157次閱讀
    Xilinx <b class='flag-5'>Vivado</b>的使用詳細<b class='flag-5'>介紹</b>(3):使用<b class='flag-5'>IP</b>核

    VIVADO——IP封裝技術封裝一個普通的VGA IP-FPGA

    有關FPGA——VIVADO15.4開發中IP 的建立
    發表于 02-28 21:04 ?15次下載

    基于Vivadoverilog代碼封裝IP的步驟

    Xilinx的Vivado采用原理圖的設計方式,比較直觀適合大型項目,我們自己的code都需要封裝成user IP。這里主要介紹怎么把多個關聯管腳合并成類似bus的大端口。
    發表于 09-15 16:54 ?42次下載
    基于<b class='flag-5'>Vivado</b><b class='flag-5'>將</b>verilog代碼<b class='flag-5'>封裝</b>成<b class='flag-5'>IP</b>的步驟

    vivado調用IP核詳細介紹

    大家好,又到了每日學習的時間了,今天咱們來聊一聊vivado 調用IP核。 首先咱們來了解一下vivadoIP核,IP核(
    的頭像 發表于 05-28 11:42 ?3.7w次閱讀

    如何Vivado IP和第三方綜合工具配合使用

    觀看視頻,學習如何 Vivado IP 和第三方綜合工具配合使用。 此視頻通過一個設計實例引導您完成創建自定義 IP 的步驟;用第三方綜
    的頭像 發表于 11-21 06:34 ?5071次閱讀

    Vivado Design Suite設計套件的UltraFast設計方法介紹

    UltraFast設計方法對您在Vivado Design Suite中的成功至關重要。 介紹UltraFast for Vivado并了解可用的材料,以幫助您在整個設計周期中應用U
    的頭像 發表于 11-20 06:48 ?2480次閱讀

    用于系統生成器中Vivado HLS IP模塊介紹

    了解如何生成Vivado HLS IP模塊,以便在System Generator For DSP中使用。
    的頭像 發表于 11-20 06:08 ?3145次閱讀

    如何IP模塊整合到System Generator for DSP中

    了解如何Vivado HLS設計作為IP模塊整合到System Generator for DSP中。 了解如何
    的頭像 發表于 11-20 05:55 ?3206次閱讀

    調用Vivado IP核的方法

    在開發PL時一般都會用到分頻或倍頻,對晶振產生的時鐘進行分頻或倍頻處理,產生系統時鐘和復位信號,下面就介紹一下在vivado2017.3中進行PL開發時調用IP方法
    發表于 12-22 14:26 ?4706次閱讀

    Vivado中PLL開發調用IP方法

    在開發PL時一般都會用到分頻或倍頻,對晶振產生的時鐘進行分頻或倍頻處理,產生系統時鐘和復位信號,這是同步時序電路的關鍵,這時就需要使用到時鐘向導IP,下面就介紹一下在vivado中進行PL開發時調用
    發表于 12-22 15:14 ?1w次閱讀

    一文解析Vivado的三種封裝IP的方式

    Vivado提供了三種封裝IP的方式:(1)當前工程封裝為IP;(2)
    的頭像 發表于 08-10 18:09 ?6767次閱讀
    一文解析<b class='flag-5'>Vivado</b>的三種<b class='flag-5'>封裝</b><b class='flag-5'>IP</b>的方式

    使用VIvado封裝自定IP并使用IP創建工程

    在FPGA實際的開發中,官方提供的IP并不是適用于所有的情況,需要根據實際修改,或者是在自己設計的IP時,需要再次調用時,我們可以將之前的設計封裝成自定義IP,然后在之后的設計中繼續使
    的頭像 發表于 04-21 08:58 ?5605次閱讀