我知道，我對(duì)與電子有關(guān)的所有事情都很著迷，但不論從哪個(gè)角度看，今天的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個(gè)智能時(shí)代，在這個(gè)領(lǐng)域，想擁有一技之長(zhǎng)的你還沒(méi)有關(guān)注FPGA，那么世界將拋棄你，時(shí)代將拋棄你。本公眾號(hào)作者ALIFPGA，多年FPGA開(kāi)發(fā)經(jīng)驗(yàn)，所有文章皆為多年學(xué)習(xí)和工作經(jīng)驗(yàn)之總結(jié)。

Stratix IV GX內(nèi)嵌SERDES結(jié)構(gòu)如圖所示

通道對(duì)齊(Channel Aligner)和速率匹配(Rate Matcher)。

Channel Aligner和Rate Matcher根據(jù)各種接口標(biāo)準(zhǔn)的物理編碼子層(PCS，Phsical Coding Sub-layer)規(guī)定，將數(shù)據(jù)的所有通道對(duì)齊，并適配數(shù)據(jù)速率，同步編碼狀態(tài)機(jī)。常用的接口標(biāo)準(zhǔn)有GE、10GE和XAUI等，這部分電路結(jié)構(gòu)示意圖所示。

8B/10B解碼。

8B/10B解碼器在這里完成8B/10B解碼的功能，將10bit數(shù)據(jù)轉(zhuǎn)換為8bit源數(shù)據(jù)。

收端到邏輯資源的接口。

SERDES恢復(fù)出的數(shù)據(jù)進(jìn)入FPGA有一個(gè)解復(fù)用和時(shí)鐘域轉(zhuǎn)換的問(wèn)題，Stratix GX包含了專(zhuān)用電路可以完成8/10bit數(shù)據(jù)到8/10/20bit數(shù)據(jù)的Mux/Demux，另外SERDES收端到FPGA內(nèi)部通用邏輯資源之間還有FIFO可以完成數(shù)據(jù)接口同步，其電路結(jié)構(gòu)如圖所示。

發(fā)送方向的結(jié)構(gòu)相對(duì)簡(jiǎn)單多，只要按照收端數(shù)據(jù)流向反向追溯，就非常容易理解發(fā)端主要模塊的功能與結(jié)構(gòu)，發(fā)端主要包含以下功能模塊。

(1)FPGA邏輯資料SERDES發(fā)端的接口電路。

從FPGA邏輯資源到發(fā)端內(nèi)嵌8字節(jié)深的FIFO用以完成數(shù)據(jù)接口的同步，另外還有Mux/Demux電路，其結(jié)構(gòu)與收端到FPGA邏輯資源接口電路相似。

(2)8B/10B編碼。

將8bit源數(shù)據(jù)編碼為10bit數(shù)據(jù)，減少連”0”或連”1”串。

(3)發(fā)端PLL。

發(fā)端PLL參數(shù)如圖所示。

(4)并串轉(zhuǎn)換電路(Serializer)。

其并串轉(zhuǎn)換的順序是低位(LSB)先出。

(5)輸出緩沖。

其支持的I/O標(biāo)準(zhǔn)和可編程匹配阻抗特性與收端緩沖性能相似。值得一提的是，其Vod電壓動(dòng)態(tài)可編程范圍為400Mv~1600mV，而且新器件的預(yù)加重范圍提升為0%~140%(Vod為800mV條件下)。

值得強(qiáng)調(diào)的是，Altera Stratix GX的SERDES模塊的可測(cè)試性非常好，提供豐富的環(huán)回模式，便于用戶(hù)上板調(diào)試。Stratix GX的SERDES支持以下測(cè)試模式。

信道環(huán)回(Channel loopback):包括串行環(huán)回(Serial loopback)、反向鏈路串行環(huán)回(Reverse serial loopback )、并信環(huán)回(Parallerl loopback)和方向鏈路并行環(huán)回((Reverse parallel loopback)4種模式。

BIST(Built-In Self Test,內(nèi)嵌式自測(cè))產(chǎn)生與校驗(yàn)(BIST generator &verifier):包括BIST 8B并行環(huán)回、BIST并行環(huán)回和BIST串行環(huán)回3種模式。

PRBS產(chǎn)生與校驗(yàn)(BIST generator& verifier):包括PRBS并行環(huán)回和PRBS串行環(huán)回兩種模