之所以把物理層電氣部分的文章放在鏈路初始化與訓練文章的后面，是因為這一部分涉及到一些相關的概念，如Beacon Signal、LTSSM等等。

前面已經多次提及，由于本次連載的文章主要是基于Gen2的，所以關于Gen3的相關內容只會提及，但是并不會深入的介紹，如果有興趣的可以自行閱讀Gen3的Spec。

關于鏈路初始化與訓練的文章中提到過，PCIe Spec規定，支持新的標準的PCIe設備必須能夠向前兼容。即Gen2的設備必須同時支持2.5GT/s和5GT/s，但是，需要注意的是，Gen3的設備必須支持2.5GT/s和8GT/s，而5GT/s卻是可選的。

PCIe Spec規定，PCIe設備必須是Short-Circuit Tolerant的，這可以讓PCIe卡支持熱插拔的功能。此外，由于PCIe總線是一種高速的差分總線，因此，其收發兩端是交流耦合的（AC-Coupled）。一般情況下，靠近發送端的鏈路上放置電容來濾除直流信號，如下圖所示：

詳細的差分收發對模型如下圖所示：

當然，如果PCIe設備把電容集成到Silicon（芯片）中，也是可以的（不過一般不會這么做，因為在芯片內部集成大電容成本很高）。使用交流耦合的另一個優勢是，可以允許鏈路兩端的設備使用不同的電源和地。

注：關于半導體中的電容，以及芯片周圍的一堆退耦電容是什么鬼，打算找個時間單獨寫一篇文章來詳細地聊一聊。

需要注意的是，PCIe總線采用的是嵌入式時鐘，即只有數據Lane，并沒有時鐘Lane（具體在前面的文章中已經詳細地介紹過了）。也就是說，以Gen1為例，雖然2.5GT/s使用的時鐘為2.5GHz，但是從數據Lane上來看，“似乎”只有1.25GHz，如下圖所示：

L0模式下的鏈路結構圖（狀態圖）如下：

L0s模式下的鏈路結構圖（狀態圖）如下：

L1模式下的鏈路結構圖（狀態圖）如下：

L2模式的鏈路結構圖（狀態圖）如下：

L3模式的鏈路結構圖（狀態圖）如下：