你聽說過IBIS和AMI嗎？ 如果我們在法國，那么IBIS是一家酒店的名字，AMI則是我對你的稱呼——朋友。

但是如果我們在談論SerDes設計領域，那么IBIS和AMI就是對SerDes通道進行建模的方式，可以在保證設計性能的前提下，確保信號成功地在不同芯片之間進行傳輸。

然而當下，我們的行業正面臨著巨大的變化，IBIS和AMI的含義需要被更多設計領域的人了解。DFE均衡（判決反饋均衡）即將被規定包含在DDR5標準之內，這將需要運用IBIS + AMI進行建模，從而設計出諸如新一代DIMM、能夠承載DDR5 DRAM的系統。

IBIS

IBIS代表I / O緩沖器信息規范，創建于20世紀90年代初。那時，信號完整性問題剛剛開始受到關注，Quad Design公司制作了第一個成功商業化的信號完整性工具，包含專有模型和元器件庫。 1993年，Intel公司決定摒棄大量專有元器件庫的方式，邀請包括Cadence在內的其它公司進行合作，共同制定通用標準。當時，Intel正嘗試為全新PCI標準制定驅動程序要求。此次合作結果為業內奠定了最初標準——IBIS 1.1。該標準涵蓋了上拉和下拉晶體管及其轉換時間、鉗位二極管（用于壓制反射）以及封裝引腳模型（包括電感、電阻和電容）；無論有沒有驅動晶體管，輸入模型也將是相同的。IBIS 2.1版本在1994年成為ANSI / EIA標準，自此之后便進一步發展著。

均衡

理想化的輸入比特流是一個完美的方波。 由于通道在不同頻率存在不同程度的衰減，到達接收器的信號則會非常失真。因此，輸入信號里的時鐘和數據就必須被重新恢復。

多種形式的均衡皆可用于應對通道中的信號損失。在信號發送端，預加重或去加重可以補償通道損失。例如，預加重通常會增強信號的高頻分量以彌補通道將會減弱大部分信號的事實。通道本身由封裝引腳和電路板走線組成，因而無法對其進行任何主動改變，而被動效應則需要建模。

在信號接收端，自動增益控制（AGC）首先將輸入信號提高到足以檢測到的強度，連續時間線性均衡（CLTE）再對符號間的干擾（在相鄰兩位數據之間）進行消除。而真正智能的技術（以及大部分區域和電源）則在于時鐘數據恢復（CDR），CDR從輸入的模擬信號中重新生成時鐘；以及判決反饋均衡（DFE），DFE使用FIR濾波器，并自適應調整抽頭系數。這一技術方法需要良好穩定的信號，因此AGC和CTLE被放置在接收器的前端。

綠色高斯函數表示CDR導出時鐘轉換的位置，紅色高斯函數則表示1電壓和0電壓的分布狀況（二者單獨分布）。

只要重新恢復的時鐘的中點接近眼睛的中心，并且DFE使兩個紅色峰值保持分離又緊密相連的狀態——這意味著它能夠正確辨別出電壓值1和0之間的b0，圖示中間的眼睛就會打開。顯然，如果時鐘恢復漂移得太遠，或者0和1電壓過于接近——即使只是偶爾才會出現如此狀況——比特誤碼則會產生，而眼睛也將關閉（當數百萬信號重疊時）。

AMI

AMI，算法建模接口，是為實現更好地通道建模而在2007年對IBIS進行的擴展。Cadence在推動AMI標準化流程方面處于領先地位。 AMI中的“算法”是指它是可執行代碼（可以用任何語言編寫，C語言最為典型），并與傳統的IBIS電路級模型共同工作。通過使用編譯代碼，而不是像IBIS這樣的文本文件，AMI允許用戶更深入地訪問片上技術而無須擔心泄露任何“秘密資料”。由于通常發射端與接收端制造商并不相同，AMI可實現即插即用仿真。

不同于并行鏈路，高速串行鏈路不需要大量引腳并成為了數據進出芯片和存儲器的主要方式。然而，它卻需要大量的數據流量被進行仿真，這就是AMI所要解決的問題。而大量數據流量需要被仿真的原因有三：

1. 確保鏈路可靠地工作需要創建眼圖（如下圖所示）。為了保證眼圖睜眼則需要仿真大量數據，一方面確保信號總是遠低于或高于眼睛，另一方面確保重新生成的時鐘精準到足以使中點位于眼睛的中心。

2. 串行鏈路的主要特點是誤碼率（BER），其在10-12或10-16的情況下可為1。使用SPICE也許可以仿真幾百位數據，但通常而言要獲得精確估計的BER則需要仿真一百萬位數據。

3. 數千兆位SerDes使用自適應均衡，而不是“一勞永逸”的初次設置事后不管的均衡方式。在均衡穩定和鎖定之前需要大量的數據流量，而這一切發生在傳輸任何實際流量開始之前。自適應均衡在每千位數據左右進行一次調整：使時鐘再生從而保持眼睛居中，同時盡量將峰值分布在通過接收端的0和1上以使它們保持良好分離（并盡量保持較窄的分布距離，以避免信號有時會使眼睛縮小的情況）。

十年以來，數據速率已從2.5 Gbps提高到25 Gbps，并且將很快提高到120 Gbps。 隨著未來的設計水平不斷提高，400 Gbps甚至1 Tbps（1000Gbps）的數據速率指日可待。信號編碼已經從單眼發展到多眼PAM4，這就對設計精度提出了更高的要求。

基本要求是需要用非常快速和精確的均衡模型來仿真非常大的比特流。 AMI可以完全滿足此項要求。

串行鏈路的信號完整性分析由三個階段組成：首先表征通道，然后執行大比特流通道仿真，最后對輸出進行后處理以檢查睜眼情況和BER值。

表征通道由脈沖響應實現。 輸入一個階躍信號，并使用電路仿真器獲得階躍響應，進而推導出脈沖響應并捕獲驅動器和接收器之間的任何互連行為。

通過將脈沖響應與比特流卷積產生原始波形，實現通道仿真。即使在進行復雜的自適應均衡時，數百萬位數據的仿真也可以在幾分鐘內完成。上圖展示了這些部分的聯系。

DDR5

正如前文所言，預計在今年夏季發布的DDR5標準中，DFE功能將被正式規定包含在DRAM中。這意味著你將急需一個AMI模型。 你打算怎么做？你是否在考慮有沒有比打開文本編輯器進行編碼更簡單的方法？